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Universidad de
Valladolid

Proyecto realizado por:
Alberto Manuel Martn Delgado.

Registro de desplazamiento con
entrada paralelo y salida paralelo.
1. Descripcin:
Este componente dispone de los mismos bits de entrada y salida, que en
este caso son 4, cuando se produce una subida del flanco de reloj los bits
de entrada se envan a la salida.
2. Puertos:

Entradas: Reloj: clock
1
er
Bit de entrada: ent(0)
2 Bit de entrada: ent(0)
3 Bit de entrada: ent(0)
4 Bit de entrada: ent(0)

Salida: 1
er
Bit de salida: q(0)
2 Bit de salida: q(1)
3 Bit de salida: q(2)
4 Bit de salida: q(3)
3. Funcionamiento:

Este componente es el ms parecido a una memoria de 4 bits. La salida
almacena los 4 bits del ltimo franco de subida. Cuando este se vuelve a
producir, los bits de entrada bajan y se envan por la correspondiente salida.
Para poder utilizar este componente como una memoria RAM se deber de
considerar que el reloj es el bit R/W.

4. Esquema:
























































Desp - 4


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5. Ejemplo:

Para este ejemplo se introducido dos valores: 0110
correspondiente al 6
10
y 1001 que corresponde al 9
10.
La seal

de salida se mantiene hasta el siguiente flanco de
subida.



6. Cuestiones:

Qu entrada habra que introducir en ent(3) para que
q(3) muestre un reloj de periodo el doble que clock?

Si se anula la entrada de reloj la salida cambia?

Cuantos registros hace falta para aumentar un bit el bus de
entrada y el de salida?



Universidad de
Valladolid

Proyecto realizado por:
Alberto Manuel Martn Delgado.