GUA DE LABORATORIO

CIRCUITOS DIGITALES II Febrero - 2010

LABORATORIO No. 2: Registros y transferencia de registros

1. OBJETIVOS:
Disear, Describir e implementar en VHDL el controlador para una UART para Tx Rx a 9600 bps,
paridad par.
2. ELEMENTOS:
2.1. Software de modelacin y descripcin de hardware Quartus II o ISE (XILINX)
2.2. Manual de usuario del Software
2.3. Kit de desarrollo con FPGA Cyclon o Spartan 3

3. FUNDAMENTACIN TERICA:
3.1. Captulo 7 del libro de Fundamentos de diseo lgico y de computadoras, 3 edicin. MANO,
M. Morris. KIME, Charles R. Editorial Pearson Prentice Hall. 2005.[1]
3.2. Captulo 6 , 7 del libro Rapid Prototyping of Digital Systems, 2 edicin. HAMBLEN, James O.
FURMAN, Michael D. Editorial Kluwer Academic Publishers. 2001 [2]
3.3. Captulo 5 y 6 del libro de Circuit Desig with VHDL, PEDRONI, Volnei A. Editorial
Massachusetts Institute of Technology. 2004. [3]
3.4. http://laimbio08.escet.urjc.es/assets/files/docencia/DCSE/dcse_p5_uart.pdf [4]

4. PROCEDIMIENTO:
4.1. Usando el modelo suministrado por [4] disear el controlador UART de Tx Rx mediante la
metodologa del ciclo de diseo para sistemas secuenciales.
4.2. Describir el controlador UART en VHDL, empleando modelo estructural y mquina de estados
4.3. Simular la instancia controlador UART
4.4. Implementar el controlador en FPGA.
4.5. Verificar la instancia obtenida.

5. PREGUNTAS.
5.1. Luego de describir el controlador UART en VHDL, sintetizar el modelo RTL empleando
Quartus o ISE (XILINX), Analice los resultados obtenidos de la sntesis. Identifique los
diferentes componentes estructurales.
5.2. El clculo del divisor de reloj requiere truncamiento o redondeo, determine el efecto de estas
operaciones en el sincronismo de cada bit. Cul es la incidencia de la variacin del reloj en la
Tx Rx?.
5.3. Existe metaestabilidad en el diseo de la UART?. Argumente su respuesta.

Nombre del Docente: Luis Alejandro Caycedo Villalobos
Email: Alejandro_caycedo@hotmail.com