LABORATORIO DE CIRCUITOS DIGITALES

LABORATORIO 7: Flip Flops

Informe Previo
1. Defina que es un flip flop o multivibrador biestable. Cules son las aplicaciones de los flip
flops?
Un flip flop es un elemento de almacenamiento basado en el principio del latch asncrono, el
cual nicamente puede cambiar su estado de salida en el flanco de la seal de reloj
controladora. Consideramos dos tipos de flip flop:
El flip flop disparado por flanco, que se ve afectado solo por los valores de entrada presentes
cuando el reloj est en flanco activo.

El flip flop maestro esclavo, se construye con dos latches asncronos. La etapa de maestro
esta activa durante la mitad del ciclo de reloj, y la etapa de esclavo durante la otra mitad.


D
CLK
Q
Q
FFD
DTFF
D
CLK
Q
Q
MAESTRO
DTFF
D
CLK
Q
Q
ESCLAVO
DTFF
U3
NOT
D
Clock
Q
Q
Los flip flop son bloques constructivos de la lgica secuencial, donde interesa el
comportamiento del circuito en el tiempo. Y se dice que el contenido de los elementos de
almacenamiento en un instante dado representa el estado del circuito.
A partir de los flip flop pueden construirse unidades ms complejas como registros y
contadores.
2. Construya el circuito flip flop mas elemental con dos compuertas NAND o con dos
compuertas NOR. Explique su tabla de verdad.
El elemento de memoria ms elemental es el siguiente:

La tabla de verdad pone de manifiesto el comportamiento del circuito.
Cuando las entradas S y R son cero, la salida Q no cambia de estado.
Si S = 1 y R = 0, entonces se produce el SET y la salida del circuito Q se pone a 1.
Si S = 0 y R = 1, entonces se produce el RESET y la salida del circuito Q se pone a 0.
Si ambas entradas, S y R, son simultneamente 1, la salida no es predecible. Es una condicin
no permitida.

3. Cules son las caractersticas de los flip flops sincronizados por reloj? Qu son entradas
sncronas y asncronas?
sdsdd En el siguiente diagrama se presenta la representacin de un biestable tipo JK y las
conexiones adicionales que hay que hacer para poder implementar un biestable tipo D y un
biestable tipo T

U1
NOR
U2
NOR
R
S
Q
Q
S R () ( + 1)
0 0 0 0
0 0 1 1
0 1 0 0
0 1 1 0
1 0 0 1
1 0 1 1
1 1 0 -
1 1 1 -



biestable JK, biestable tipo D y biestable tipo T
Este biestable a parte de las entradas J y K y las salidas Q y Q, tambin tiene una entrada para
la seal de reloj (CLK). (Esto significa que es sincrnico). La entrada de reloj del biestable se
comporta de diferente manera dependiendo de las caractersticas del mismo.
Si el biestable tiene una entrada de
reloj que se dispara por nivel, tiene el
siguiente diagrama

Si el biestable tiene una entrada de
reloj que se dispara por el flanco
anterior o ascendente, tiene el
siguiente diagrama

Si el biestable tiene una entrada de
reloj que se dispara por el flanco
posterior o descendente, tiene el
siguiente diagrama



Entradas SET y CLEAR de un biestable JK
Existen dos entradas adicionales en el biestable JK muy
importantes: La entrada PRESET (poner), que sirve para
poner directamente en el biestable un "1" en la salida Q y la
entrada CLEAR (borrar), que sirve para poner en quot;0" en
la salida Q.
Estas entradas son asincrnicas, lo que significa que tendrn
efecto sin importar el estado del reloj y/o las entradas J y K.
Es importante no activar simultneamente estas dos entradas.
Importante: Los biestable pueden "TENER o NO" una pequea burbuja (esfera, bolita) en las
entradas PRESET o CLEAR.
- Cuando NO la tienen significa que la seal es activa cuando est en nivel ALTO.
- Cuando SI la tienen significa que la seal es activa cuando est en nivel BAJO.
El diagrama completo del biestable JK ser como se muestra en el diagrama anterior.


4. Mencione cuales son los problemas potenciales de temporizacin que se pueden presentar
en circuitos flip flops.
En los circuitos secuenciales practicos debe tenerse en cuenta los retrasos de propagacin de
las compuertas que forman parte del sistema.
El riesgo que se corre es que los retrasos se acumulen y el sistema falle inevitablemente, en el
caso de los circuitos secuenciales asncronos.
Para ello se introduce una seal de reloj o clock del sistema, que permite una sincronizacin
de todas las operaciones, a pesar de los retrasos de propagacin.
5. Desarrolle los circuitos presentados en el procedimiento con el software PROTEUS.

1. FLIP FLOP RS




U1
NAND
U2
NAND
U3
NAND
U4
NAND
Q
/Q
S
R
2. FF ACTIVADO POR NIVEL


3. FLIP FLOP J K

U1
NAND
U2
NAND
U3
NAND
U4
NAND
Q
/Q
S
R
CLK
Q
/Q
J
K
CLK
J
4
Q
15
CLK
1
K
16
Q
14
S
2
R
3
FFJK
7476
Pr
Cl

4. FLIP FLOP D


Q
/Q
D
CLK
D
2
Q
5
CLK
3
Q
6
S
4
R
1
FFJK
7474
Pr
Cl