1

Analisis y modelos a pequea seal del transistor

R. Carrillo, J.I. Huircan
AbstractLos BJT y FET son modelados usando redes de dos
puertasa a travs de parmetros h Y respectivamente. Para
cada el BJT en base comn , colector comn o emisor comn y el
FET en Fuente, Gate o Drenador comn, existe un conjunto dis-
tinto de parmetros h y Y. Un slo grupo de parmetros puede
servir para analizar las distintas conexiones del transistor. Es-
tos modelos se usan a pequea seal y baja frecuencia. As se
determina la ganancia de voltaje, corriente, y las resistencias de
entrada y salida de la conguracin amplicadora.
Index TermsAmplicadores, Pequea Seal
I. Introduction
Al amplicar pequeas seales, las variaciones (tensiones
y corrientes) uctuarn dentro de un reducido rango en
torno al punto Q, con ello se asegura el trabajo en zona
lineal (salida sin distorsin). En las siguientes secciones
se describen los modelos a pequea seal del BJT y el
FET, los que permitirn analizar las distintas aplicaciones
amplicadoras.
II. El transistor como red de dos puertas
Desde el punto de vista de los terminales el transistor se
modela como una red de dos puertas o cuadripolo.
Transistor
i
i
i
o
v
i
v
o
+
_
+
_
Fig. 1. Transistor como red de dos puertos.
Estas redes se describen por un conjunto de parmetros,
los cuales dependen del tipo de variable independiente que
se use, dichos parmetros se indican en la Tabla I.
TABLE I
Parmetros para cuadripolos.
Var. Independiente Var. Dependiente Parmetros
I
i
; I
o
V
i
; V
o
Z
V
i
; V
o
I
i;
I
o
Y
I
i
; V
o
V
i
; I
o
h
V
o
; I
o
V
i
; I
i
A; B; C; D
A. Parmetros h
Se denen los parmetros h para satisfacer el sistema de
ecuaciones (1) y (2).
UFRO - DIE. Material preparado para la asignatura de Circuitos Electrnicos
I. Ver 2-2010.
V
i
= h
i
I
i
+h
r
V
o
(1)
I
o
= h
f
I
i
+h
o
V
o
(2)
Despejando los parmetros
h
i
=
V
i
I
i
j
Vo=0
: Impedancia de entrada
h
r
=
V
i
V
o
j
Ii=0
: Ganancia de tensin inversa
h
f
=
I
o
I
i
j
Vo=0
: Ganancia de corriente directa
h
o
=
I
o
V
o
j
Ii=0
: Admitancia de salida (3)
As, la red modelada en base a los parmetros h ser la
indicada en la Fig. 2.
h
i
V
o
+
I
i
V
i
+
_
h
o
+
_
I
o
h
r
h
f
I
o I
i
1
Fig. 2. Red de dos puertas con parmetros h.
B. Parmetros Y
Se denen los parmetros Y de acuerdo a (4) y (5)
I
i
= y
11
V
i
+y
12
V
o
(4)
I
o
= y
21
V
i
+y
22
V
o
(5)
Donde
y
11
=
I
i
V
i
j
Vo=0
= Y
i
y
12
=
I
i
V
o
j
Vi=0
= Y
r
y
21
=
I
o
V
i
j
Vo=0
= Y
f
y
22
=
I
o
V
o
j
Vi=0
= Y
o
(6)
Resultando la red de la Fig. 3.
C. Anlisis en ca
Los modelos propuestos describen el comportamiento de
los transistores en la zona lineal, a pequea seal adems
de sus caractersticas dinmicas, as el anlisis bsico de
amplicadores requerir de dichos modelos.
2
Y
i
V
o
I
i
V
i
+
_
Y
o
+
_
I
o
Y
r Y
f
V
o V
i
1
1
Fig. 3. Red de dos puertas con parmetros Y.
El anlisis de amplicadores consiste en la determinacin
de la relacin de las variables de entrada y salida, comn-
mente llamada ganancia, la que puede ser de voltaje (A
v
)
o corriente (A
i
). Sin embargo, son importantes las carac-
tersticas de entrada y salida tales como la impedancias de
entrada y salida (R
in
y R
out
), parmetros que permitirn
evaluar el efecto de la conexin entre distintas etapas.
Como el anlisis es en ca, se deben anular las fuentes de
cc, y dejar slo las componentes de seal. Los capacitores
se reemplazan por cortocircuitos y nalmente se reemplaza
el dispositivo activo por el modelo correspondiente. Final-
mente, a travs de las leyes de Kirccho, se determinan los
parmetros sealados.
III. Configuraciones amplificadoras en los
transistores
Las relaciones de entrada-salida de los sistemas electrni-
cos son cuatro: Ganancia de voltaje A
v
, Ganancia de cor-
riente A
i
, Transconductancia G
T
y Transresistencia R
T
:
La Tabla II, indica las variables y sus unidades.
TABLE II
Relaciones Entrada-Salida
Nombre Relacin
A
v
vout
vin
A
i
iout
iin
R
T
vout
iin
[]
G
T
iout
vin
_

Debido a que el BJT es un dispositivo controlado por

corriente, resulta conveniente usar los parmetros h, que
permite describir con ms detalle sus cualidades dinmicas.
El FET es un dispositivo controlado por tensin que puede
ser descrito usando los parmetros Y.
A. Modelo del BJT en Emisor Comn
Sea el transistor en conguracin de emisor comn de la
Fig. 4a. Esta conguracin establece que las seales sern
medidas usando como referencia dicho terminal.
Expresando los parmetros h de la red de la Fig. 4b, de
acuerdo a las variables de la red, se tiene
h
ie
=
v
BE
i
b
j
v
CE
=0
=
v
BE
i
b
j
v
CE
=Cte
(7)
Donde (7) equivale a la resistencia dinmica de la jun-
tura de emisor (corresponde a la pendiente de la curva
+
v
CE
(a)
v
BE
hoe
v
CE
v
CE
hie
hfe
i b
i
b
(b)
i
c
i
b
_
v
BE
_
+
+
1
hre
+
_
+
_
Fig. 4. (a) BJT en emisor comn. (b) Modelo usando parmetros h.
i
b
=v
BE
). Este parmetro puede ser calculado como h
ie
=
26[mV ]
i
bQ
; vlido solamente para T
o
ambiente. Por lo general
su valor es de algunos [K].
h
re
=
v
BE
v
CE
j
i
b
=0
=
v
BE
v
CE
j
i
b
=Cte
(8)
Corresponde a la transmisin inversa, por lo general de
bajo valor (no medible), puede ser considerada 0.
h
fe
=
i
c
i
b
j
v
CE
=0
=
i
c
i
b
j
v
CE
=Cte
(9)
Donde (9) es la ganancia de corriente a pequea seal
y es el equivalente dinmico de .
h
oe
=
i
c
v
CE
j
i
b
=0
=
i
c
v
CE
j
i
b
=Cte
(10)
La ecuacin (10) es la pendiente de la curva caracters-
tica de salida, tambin llamada resistencia de salida del
transistor (r
o
). Por lo general,
1
hoe
! 1. Finalmente, el
modelo queda como se indica en la Fig. 5.
v
BE
h
h
i
b
i
b
ie
fe
i
c
v
CE
+
_
+
_
Fig. 5. Modelo del BJT en EC a pequea seal.
A.1 Aplicacin 1: Amplicador en emisor comn
Para el circuito de la Fig. 6, determinar la ganancia de
tensin (A
v
), la ganancia de corriente (A
i
), y las impedan-
cias de entrada y de salida (Z
in
, Z
out
).
R
1
Rc
v
i
Q
V
cc
v
o
C
E
R
2
C
c
C
i
R
L
R
E
Fig. 6. Conguracin en emisor comn.
ANALISIS Y MODELOS A PEQUEA SEAL DEL TRANSISTOR 3
Llevando el amplicador a ca (Fig. 7a) y reemplazando
el modelo del BJT como se indica en la Fig. 7b. Se plantea
la LVK en la salida y en la entrada.
R
1
R
c
v
i
v
o
R
2
(a)
R
1
R
C
v
o
R
2
hie
hfe
i
b
i
b
(b)
v
i
R
L
R
L
Fig. 7. (a) Conguracin en ca. (b) Reemplazo del modelo.
v
o
= i
b
h
fe
(R
c
jjR
L
) (11)
v
i
= i
b
h
ie
(12)
Despejando i
b
de (12) y reemplazando en (11)
A
v
=
v
o
v
i
=
(R
c
jjR
L
)
h
ie
h
fe
(13)
La relacin entre la salida y la entrada es mucho mayor
que 1. Para determinar la impedancia de entrada, se con-
sidera que Z
in
= R
in
=
vi
ii
; as, la corriente de entrada i
i
est dada por
i
i
=
v
i
R
1
jjR
2
jjh
ie
(14)
Luego
R
in
=
v
i
i
i
= R
1
jjR
2
jjh
ie
(15)
La resistencia de salida R
out
vista desde la carga, se
determina anulando la excitacin y colocando una fuente
de prueba en la salida como se muestra en la Fig. 8, as
i =
v
R
C
+h
fe
i
b
(16)
Como i
b
= 0, entonces
R
out
= R
C
(17)
R
1
R
c
v R
2
hie
hfe
i
b
i
b
i
+
Fig. 8. Clculo de Rout.
A.2 Aplicacion 2
Para el amplicador de la Fig. 9a, se determinar A
v
,
R
in
y R
out
.
R
1
Rc
v
i
Q
Vcc
v
o
R
2
C
c
C
i
R
L
R
E
(a)
o
R
1
R
c
v
R
2
hie hfe
i
b
i
b
v
i
R
E
(b)
R
L
Fig. 9. (a) Conguracin de polarizacin universal. (b) Cto. a pequea
seal.
De acuerdo a la red de la Fig. 9b.
v
o
= (R
c
jjR
L
) h
fe
i
b
(18)
Pero
i
b
=
v
i
R
E
(1 +h
fe
) i
b
h
ie
(19)
Despejando la corriente
i
b
=
v
i
h
ie
_
1 +
R
E
(1+hfe)
hie
_ (20)
As
A
v
=
v
o
v
i
=
(R
c
jjR
L
) h
fe
h
ie
_
1 +
R
E
(1+hfe)
hie
_ (21)
Si h
fe
>> 1, entonces la ganancia de tensin tiende
A
v

(R
c
jjR
L
)
R
E
(22)
La resistencia de entrada estar dada por R
in
=
vi
ii
,
luego de acuerdo a la Fig. 9b.
i
i
=
v
i
R
1
jjR
2
+i
b
(23)
Reemplazando (20) en (23) entonces
i
i
=
v
i
R
1
jjR
2
+
v
i
h
ie
_
1 +
R
E
(1+hfe)
hie
_ (24)
Finalmente
4
R
in
=
1
1
R1jjR2
+
1
hie+R
E
(1+hfe)
= R
1
jjR
2
jj fh
ie
+R
E
(1 +hfe)g (25)
La R
out
se calcula anulado la excitacin y colocando un
generador de prueba de acuerdo a la Fig. ??.
p
R
C
v
h
h i
b
R
E
+ p
i i
b
ie fe
Fig. 10. Clculo de Rout.
Como
i
p
=
v
p
R
C
+i
b
h
fe
(26)
i
b
h
ie
= i
b
(1 +h
fe
) R
E
(27)
De (27), se tiene que i
b
= 0; luego
R
out
=
v
p
i
p
= R
C
(28)
B. Modelo del FET en Fuente Comn
El JFET en fuente comn queda
+
(a)
v
gs v
DS
v
DS
Y
i
g
(b)
_
_
+
1
Y
i
d
i
g
v
ds
v
gs
i
r
1
Y
f
v
gs
Y
o
+
_
+
-
Fig. 11. (a) FET a fuente comn. (b) Modelo usando parmetros Y.
Evaluando los parmetros se tiene que, como i
g
= 0,
entonces, Y
11
= 0, Y
12
= 0. Por otro lado
Y
21
=
i
d
v
GS
j
v
DS
=0
=
i
d
v
GS
j
v
DS
=cte
(29)
La cual equivale a la pendiente de la curva i
d
= f(v
GS
),
y se denomina transconductancia directa del FET, g
m
, su
rango tpico va de 0:1 10[mA=S]: Note que g
m
no per-
manece constante. Su valor se puede determinar directa-
mente de la ley de Shockley, segn
g
m
=
@i
D
@v
GS
(30)
Luego si i
D
= I
DSS
_
1
v
GS
Vp
_
2
; entonces
g
m
=
2I
DSS
V
p
_
1
v
GS
V
p
_
= g
mo
_
1
v
GS
V
p
_
(31)
El parmetro
Y
22
=
i
D
v
DS
j
v
GS
=0
=
i
D
v
DS
j
v
GS
=cte
(32)
Es la pendiente de la curva de caracterstica de salida,
su recproco es la resistencia dinmica de salida, luego,
Y
22
=
1
r
d
: Como r
d
resulta ser siempre de valor elevado,
tpicamente 500[K], puede ser considerado como r
d
!
1. As, el modelo ser el de la Fig. 12b:
v
GS v
DS
g
m
v
GS r
d
+
_
+
_
v
GS
v
DS
g
m
v
GS
+
_
+
_
(a) (b)
Fig. 12. (a) Modelo en Fuente comn. (b) Modelo simplicado.
B.1 Aplicacin 1
Se determina la ganancia de tensin A
v
y la resistencia
de entrada R
in
del circuito de la Fig. 13a.
v
i
v
o
V
DD
R
D
R
L
R
1
R
2
C
C
R
1
R
D
v
o
R
2
v
g v
GS
v
i
GS
+
_
m
(a)
(b)
Fig. 13. (a) Conguracin fuente comn. (b) Cto. a pequea seal.
Planteando la LVK en la red de la Fig. 13b.
v
o
= g
m
v
GS
(R
D
jjR
L
) (33)
v
GS
= v
i
(34)
Finalmente
A
v
= g
m
(R
D
jjR
L
) (35)
La R
in
estar dada por
R
in
=
v
i
i
i
= R
1
jjR
2
(36)
C. Amplicador en Base Comn
El circuito de la Fig. 14a est conectado en base comn.
Caracterizando cada uno de los parmetros de esta nueva
interconexin, se tiene la red de la Fig. 14b.
El anlisis puede resultar altamente confuso debido a
la gran cantidad de conguraciones posibles. Para evitar
esto se utilizar como denominador comn en los BJT, el
modelo de EC, y en los FET, ser la conguracin fuente
ANALISIS Y MODELOS A PEQUEA SEAL DEL TRANSISTOR 5
+
v
CB
(a)
v
EB
h
v
CB
v
CB
h
h
i
E
i
E
(b)
i
C
i
E
_
v
EB
_
+
+
1
h
ib
rb
fb
ob
+
_
+
_
i
C
Fig. 14. (a) Conguracin base comn. (b) Modelo de base comn con
parmetros h.
comn. La aplicacin de sto es posible, debido a que existe
una equivalencia entre las conguraciones de emisor comn
y base comn. La equivalencia se determina reemplazando
el modelo de EC en la conguracin base comn de acuerdo
a la Fig. 15, calculando as, los parmetros de BC.
+
v
CB
h
i
C
i
E
_
v
EB
_
+
ie
h
fe
i
B
i
B
h
oe
1
Fig. 15. Reemplazo del modelo de EC en la conguracin de BC.
De esta forma se tiene para
1
hoe
! 1, como h
ib
=
v
EB
i
E
j
v
CB
=0
; luego
v
EB
= i
B
h
ie
=
i
E
h
fe
+ 1
h
ie
h
ib
=
h
ie
h
fe
+ 1
Para h
fb
=
i
C
i
E
j
v
CB
=0
; se tiene que
i
C
= h
fe
i
B
= h
fe
_

i
E
h
fe
+ 1
_
h
fb
=
h
fe
h
fe
+ 1
Para el clculo de h
fb
, se considera
1
hoe
nito, as h
ob
=
i
C
v
CB
j
i
E
=0
; planteando las ecuaciones
i
C
= h
fe
i
B
+
v
CB
+i
B
h
ie
1
hoe
= h
fe
(i
C
) +
v
CB
+ (i
C
) h
ie
1
hoe
h
ob
=
h
oe
(1 +h
fe
) +h
ie
h
oe

h
oe
(1 +h
fe
)
La equivalencia de parmetros se indica en la Tabla III.
TABLE III
Parmetros base comn en funcin de emisor comn .
Base Comn Emisor Comn
h
ib
hie
h
fe
+1
h
fb

h
fe
h
fe
+1
h
ob
hoe
h
fe
+1
C.1 Aplicacin 1 Amplicador en base comn
El circuito de la Fig. 16a, est en base comn, luego
a pequea seal en ca, como se muestra en la Fig. 16b,
se reemplaza el modelo de EC, determinando A
v
y R
in
se
tiene
(a)
(b)
R
1
R
C
v
i
V
cc
R
2
C
v
o
C
R
L
R
E
R
C
v
o
R
L h
h
i
b
i
b
v
i
R
E
fe
ie
Fig. 16. (a) Conguracin en base comn. (b) Cto. a pequea seal.
Planteando la LVK en el circuito de la Fig. 16b.
v
o
= h
fe
i
b
(R
L
jjR
C
) (37)
Pero como i
b
=
vi
hie
; entonces
A
v
= h
fe
(R
L
jjR
C
)
h
ie
(38)
Para el clculo de R
in
se tiene que
i
i
=
v
i
R
E
i
b
i
b
h
fe
(39)
Como i
b
=
vi
hie
; nalmente
R
in
=
1
1
R
E
+
(1+h
fe
)
hie
(40)
D. Amplicador en Gate Comn
Al igual que el BJT, se puede usar el modelo de fuente
comn, para una conguracin de Gate comn.
6
D.1 Aplicacin
Sea el amplicador de la Fig. 17a, reemplazando el mod-
elo a pequea seal en ca, se tiene la red de la Fig. 17b, se
determina A
v
y R
in
,
R
1
R
D
v
i V
DD
R
2
C
v
o
C
R
L
R
S
(b)
(a)
R
D
v
o
R
L
v
g
m
v
i
R
S
GS
v
GS
+
_
Fig. 17. (a) Conguracin gate comn. (b) Cto. a pequea seal.
Calculando la ganancia de voltaje, se tiene
v
o
= g
m
v
GS
(R
L
jjR
D
) (41)
Pero v
i
= v
GS
, as
A
v
= g
m
(R
L
jjR
D
) (42)
Determinando R
in
i
i
=
v
i
R
s
g
m
v
GS
(43)
Pero v
i
= v
GS
, entonces
R
in
=
v
i
i
i
=
1
1
Rs
+g
m
(44)
E. El amplicador en colector comn
La conguracin de la Fig. 18a llamada colector comn,
implica que para pequea seal en ca, las mediciones de
seal sern referidas respecto del colector. Habitualmente,
una de las ms usadas es la que se muestra en la Fig. 18b,
llamada seguidor de emisor. Note que para ca, el colector
del BJT estar conectado a tierra.
Respecto de esta situacin, se puede usar el modelo del
BJT en colector comn, sin embargo por simplicidad, se
puede ocupar al igual que para base comn el modelo de
emisor comn.
E.1 Aplicacin 1. Seguidor de Emisor
Trabajando el circuito en ca, reemplazando el modelo de
parmetros h, se tiene el circuito de la Fig. 19b. Para la
conguracin se determinar A
v
, A
i
, R
in
y R
out
.
Determinando la ganancia de voltaje A
v
(a)
R
1
R
c
v
i
Q
Vcc
v
o
R
2
C
o
C
i
R
L
R
E
(b)
R
1
v
i
Q
Vcc
v
o
R
2
C
o
C
i
R
L
R
E
Fig. 18. (a) Colector comn. (b) Seguidor de emisor.
(a)
o
R
1
v
i
Q
v
R
2
R
L
R
E
(b)
o R
1
R
L
v
R
2
h
h
i
b
i
b
v
i
R
E
ie
fe
+
_
Fig. 19. (a) Seguidor de emisor en ca. (b) Equiv. a pequea seal.
Para la salida se tiene que
v
o
= i
b
(1 +h
fe
) (R
E
jjR
L
) (45)
Planteando la LVK en la entrada
v
i
= i
b
h
ie
+v
o
(46)
As reemplazando (46) en (45), se tiene
v
o
=
_
v
i
v
o
h
ie
_
(1 +h
fe
) (R
E
jjR
L
) (47)
Finalmente, despejando la relacin
vo
vi
A
v
=
v
o
v
i
=
(1+h
fe
)(R
E
jjR
L
)
hie
_
1 +
(1+h
fe
)(R
E
jjR
L
)
hie
_
=
1
_
hie
(1+h
fe
)(R
E
jjR
L
)
+ 1
_ (48)
Para (48) considerando h
fe
>> 1; se tiene que
A
v
1 (49)
Cculo de la ganancia de corriente A
i
La corriente en la entrada y en la salida estan dada por
(50) y (51) respectivamente
ANALISIS Y MODELOS A PEQUEA SEAL DEL TRANSISTOR 7
i
i
=
v
i
R
1
jjR
2
+i
b
(50)
i
o
= i
b
(1 +h
fe
)
R
E
R
E
+R
L
(51)
Pero de acuerdo a (45) y (46) se tiene que
v
i
= i
b
h
ie
+i
b
(1 +h
fe
) (R
E
jjR
L
) (52)
As, reemplazando i
b
en (50)
i
i
= i
b
f1 +h
ie
+ (1 +h
fe
) (R
E
jjR
L
)g (53)
Despejando i
b
para reemplazarlo (51)
i
o
=
_
R
E
R
E
+R
L
_
i
i
(1 +h
fe
)
1 +h
ie
+ (1 +h
fe
) (R
E
jjR
L
)
(54)
Se obtiene
A
i
=
i
o
i
i
=
(1 +h
fe
)
1 +h
ie
+ (1 +h
fe
) (R
E
jjR
L
)
_
R
E
R
E
+R
L
_
(55)
Calculando la R
in
=
vi
ii
: Dicho clculo se hace reem-
plazando i
b
de (52) en (50)
i
i
=
v
i
R
1
jjR
2
+
v
i
h
ie
+ (1 +h
fe
) (R
E
jjR
L
)
(56)
Entonces
R
in
=
1
1
R1jjR2
+
1
hie+(1+h
fe
)(R
E
jjR
L
)
(57)
Clculo de R
out
p R
1
v
R
2
h
h
i
b
i
b
R
E
ie
fe
+ p
i
Fig. 20. Circuito para clculo de Rout.
Par LCK se tiene
i
p
= i
b
h
fe
i
b
+
v
p
R
E
(58)
Pero i
b
=
vp
hie
; de esta forma
i
p
=
v
p
h
ie
(1 +h
fe
) +
v
p
R
E
(59)
Despejando
R
out
=
v
p
i
p
=
1
(1+h
fe
)
hie
+
1
R
E
(60)
(a) (b)
v
i
Vcc
v
o
R
G
C
o
C
i
R
S
v
i
v
o
R
G
R
S
Fig. 21. (a) Conguracin Drain comn. (b) Equivalente en ca.
(a) (b)
v
i
v
o
R
G
R
S
g
m GS
v
GS
v
+ _
i
p
v
p
R
G
R
S
g
m GS
v
GS
v
+ _
i
i
+
r
d
r
d
Fig. 22. (a) Modelo a pequea seal. (b) Determinacin de Rout.
F. El amplicador con drenador comn
La conguracin de la Fig. 21a, se conoce como drenador
comn
Determinacin de la ganancia de voltaje
Considerando el modelo de MOSFET con r
d
, se reem-
plaza el modelo quedando el circuito de la Fig. 22a .
Planteando las ecuaciones para la salida y para la entrada
en dicho circuito, se tiene
v
o
= g
m
v
gs
(R
S
jjr
d
) (61)
v
i
= v
gs
+v
o
(62)
As
v
o
= g
m
(v
i
v
o
) (R
S
jjr
d
)
v
o
(1 +g
m
(R
S
jjr
d
)) = v
i
g
m
(R
S
jjr
d
)
Finalmente
A
v
=
g
m
(R
S
jjr
d
)
(1 +g
m
(R
S
jjr
d
))
(63)
Calculando la R
in
Para el circuito de la Fig. 22a, se tiene que v
i
= i
i
R
G
;
luego
R
in
= R
G
(64)
Calculando la R
out
Para el circuito de la Fig. 22b, se tiene
i
p
=
v
p
r
d
g
m
v
GS
+
v
p
R
S
(65)
v
p
= v
GS
(66)
8
As
R
out
=
1
1
r
d
+
1
R
S
+g
m
(67)
IV. Otras Aplicaciones
A. El amplicador FET en refuerzo
La Autopolarizacin se efecta por medio de una parte
de R
S
= R
S1
+ R
S2
, sta accin permite reejar una
mayor impedancia de entrada, permitiendo por lo tanto,
aprovechar mejor las caractersticas de alta impedancia que
exhibe todo FET y sin utilizar un valor elevado para R
G
.
(a) (b)
v
i
V
DD
v
o
R
G
C
o
C
i
R
S
v
i v
o
R
G
R
S
1
2
R
S
2
R
S
1
R
L
R
L
Fig. 23. (a) Fet de refuerzo. (b) Equivalente en ca.
Trabajando en ca se tiene el circuito de la Fig. 24.
v
i
v
o
R
G
R
S
g
m GS
v
R
S
1
2
GS
v
+
_
R
L
i
i
v
x
Fig. 24. FET en refuerzo en ca.
Determinando la ganancia de voltaje
v
o
=
_
v
x
v
o
R
S1
+g
m
v
gs
_
R
L
(68)
v
i
v
x
R
G
=
v
x
v
o
R
S1
+
v
x
R
S2
(69)
v
i
= v
gs
+v
o
(70)
Despejando v
x
y v
gs
de (69) y (70) respectivamente
v
x
=
_
v
i
R
G
+
v
o
R
S1
_
_
1
1
R
S1
+
1
R
S2
+
1
R
G
_
=
_
v
i
R
G
+
v
o
R
S1
_
(R
G
jjR
S1
jjR
S2
) (71)
v
gs
= v
i
v
o
(72)
Reemplazando en (68), se tiene
v
o
=
__
v
i
R
G
+
v
o
R
S1
_
(R
G
jjR
S1
jjR
S2
)
R
S1

v
o
R
S1
+g
m
(v
i
v
o
)
_
R
L
(73)
Luego
v
o
_
1 +R
L
g
m
+
R
L
R
S1

R
L
R
S1
_
R
G
jjR
S1
jjR
S2
R
S1
__
= v
i
R
L
_
g
m
+
1
R
S1
_
R
G
jjR
S1
jjR
S2
R
G
__
(74)
As
A
v
=
R
L
_
g
m
+
1
R
S1
_
R
G
jjR
S1
jjR
S2
R
G
__
1 +R
L
g
m
+
R
L
R
S1

R
L
R
S1
_
R
G
jjR
S1
jjR
S2
R
S1
_ (75)
Si R
G
!1; se tiene que
A
v

=
R
L
g
m
1 +R
L
g
m
+
R
L
R
S1

R
L
R
S1
_
R
S2
(R
S1
+R
S2
)
_ (76)
Determinando el R
in
v
i
= i
i
R
G
+v
x
(77)
v
x
=
_
i
i
+
v
o
v
x
R
S1
_
R
S2
(78)
Luego, despejando v
x
de (77) y reemplazndolo (78)
v
i
= i
i
R
G
+i
i
R
S2
1 +
R
S2
R
S1
+
R
S2
1 +
R
S2
R
S1
_
v
o
R
S1
_
v
i
= i
i
_
R
G
+
R
S2
1 +
R
S2
R
S1
_
+
_
R
S2
R
S1
_
A
v
v
i
1 +
R
S2
R
S1
As se obtiene
R
in
=
v
i
i
i
=
_
R
G
+
R
S2
1+
R
S2
R
S1
_
_
1

R
S2
R
S1

1+
R
S2
R
S1
A
v
_ (79)
Determinando el R
out
i
p
= g
m
v
gs

v
gs
R
G
jjR
S2
(80)
Pero v
gs
= v
p
; luego se obtiene
i
p
= v
p
_
g
m
+
1
R
G
jjR
S2
_
(81)
ANALISIS Y MODELOS A PEQUEA SEAL DEL TRANSISTOR 9
v
p
R
G
R
S
g
m GS
v
R
S
1
2
GS
v
+
_
+
i
p
Fig. 25. Clculo de Rout.
Por lo tanto
R
out
=
v
p
i
p
=
1
_
g
m
+
1
R
G
jjR
S2
_ (82)
La complicacin del anlisis resulta de la realimentacin
que existe entre la salida y la entrada, esto debido a la in-
teraccin de la variable de salida con la variable de entrada
a travs de la red R
G
R
S1
R
S2
.
B. Amplicador Realimentado
Sea el siguiente amplicador de la Fig. 26, luego para el
circuito a pequea seal de la Fig. se plantea 27b
R
1
R
Rc
i
i
Q
V
cc
v
o
C
E
R
2
i
o
Fig. 26. BJT con realimentacin de corriente.
Este amplicador tiene una realimentacin llamada
corriente-voltaje, la cual implica que se toma una pequea
muestra de voltaje la cual se transforma en corriente y es
superpuesta con la seal de corriente de entrada. Esta
condicin hace que los clculos de ganancia sea ms com-
plicados.
(a)
R
1
R
c
i
i
i
o
R
2
R
hie hfe
i
b
i
b
(b)
R
1
R
c i
i
Q
i
o
R
2
R
Fig. 27. (a) Circuito en ca. (b) equivalente a pequea seal.
i
o
= i
R
h
fe
i
b
(83)
i
R
=
i
b
h
ie
i
o
R
C
R
(84)
i
i
=
i
b
h
ie
R
1
jjR
2
+i
b
+i
R
(85)
Como i
o
=
i
b
hieioR
C
R
h
fe
i
b
, entonces
i
o
= i
b
_
hie
R
h
fe
_
_
1 +
R
C
R
_
Luego, si i
i
= i
b
_
hie
R1jjR2
+ 1 +
hie
R
_

ioR
C
R
; se tiene
i
o
=
_
i
i
+
ioR
C
R
_
_
hie
R1jjR2
+ 1 +
hie
R
_
_
hie
R
h
fe
_
_
1 +
R
C
R
_ (86)
La ganancia de corriente ser
i
o
i
i
=
_
hie
R
h
fe
_
_
hie
R1jjR2
+ 1 +
hie
R
_
_
1 +
R
C
R
_
+
R
C
R
_
h
fe

hie
R
_
(87)
V. Conclusiones
El anlisis a pequea seal consiste en determinar la
ganancia del circuito (corriente y voltaje) en conjunto con
la impedancia de entrada y la de salida. Estos elementos
permiten describir cualquier conguracin amplicadora
transistorizada.
Para realizar el anlisis se deben usar los modelos a pe-
quea seal de los dispositivos, lo cuales consisten en una
red de dos puertas: Fuente de corriente controlada por cor-
riente (BJT) y una fuente de voltaje controlada por voltaje
(FET). Ambas descritas en funcin de los parmetros h y
Y respectivamente. Como el anlisis es en ca, se anulan las
fuentes de cc, se reemplazan los modelos correspondientes
y se determinan los parmetros mencionados.
References
[1] Savat, C., Roden, M., 1992. Diseo Electrnico. Addison-Wesley
[2] Millman, J. Hakias, C., 1979. Electrnica Fundamentos y Aplicaciones. His-
pano Europea.