Arquitectura de la FPGA Spartan III de Xilinx

Las FPGA Spartan III de Xilinx Error: Reference source not found estn
conformadas por un conjunto de Bloques Lgicos onfigura!les "onfigura!le Logic
Bloc#s$ LBs% rodeados por un per&metro de Bloques Programa!les de entrada'salida
"Programma!le Input'(utput Bloc#s$ I(Bs%) *stos elementos funcionales estn
interconectados por una jerarqu&a de canales de conexin "+outing ,annels%- la que
inclu.e una red de !aja capacitancia para la distri!ucin de se/ales de reloj de alta
frecuencia) Adicionalmente el dispositi0o cuenta con 12 !loques de memoria +A3 de
14!.tes de do!le puerto- cu.os anc,os de !uses son configura!les- . con 51 !loques de
multiplicadores dedicados de 56 X 56 !its)
Los cinco elementos funcionales programa!les que la componen son los siguientes$
Bloques de entrada'salida "Input'(utput Bloc#s 7 I(Bs%$ ontrolan el flujo de
datos entre los pines de entrada'salida . la lgica interna del dispositi0o)
Soportan flujo !idireccional ms operacin tri8estado . un conjunto de
estndares de 0oltaje e impedancia controlados de manera digital)
Bloques Lgicos configura!les "onfigura!le Logic Bloc#s 7 LBs%$ ontienen
Loo#89p :a!les !asadas en tecnolog&a +A3 "L9:s% para implementar
funciones lgicas . elementos de almacenamiento que pueden ser usados como
flip-flops o como latches)
Bloques de memoria +A3 "Bloc# +A3%$ Pro0een almacenamiento de datos en
!loques de 56 4!its con dos puertos independientes cada uno)
Bloques de multiplicacin que aceptan dos n;meros !inarios de 56 !it como
entrada . entregan uno de <= !its)
Administradores digitales de reloj ">igital loc# 3anagers 7 >3s%$ *stos
elementos pro0een funciones digitales auto cali!radas- las que se encargan de
distri!uir- retra?ar ar!itrariamente en pocos grados- desfasar en @A- 56A- . 1BA
grados- di0idir . multiplicar las se/ales de reloj de todo el circuito)
Los elementos descritos estn organi?ados como se muestra en la Figura 5) 9n anillo de
I(Bs rodea un arreglo regular de LBs) Atra0iesa este arreglo una columna de Bloques
de memoria +A3- compuesta por 0arios !loques de 56 4!it- cada uno de los cuales est
asociado con un multiplicador dedicado) Los >3s estn colocados en los extremos de
dic,as columnas)
Figura 1: Arquitectura de la Spartan III
A continuacin se ,ace una descripcin ms detallada de cada uno de los elementos
funcionales de la FPGA- . luego se descri!e el proceso de configuracin de la misma)
Bloques de entrada/salida IB
Los !loques de entrada'salida "I(B% suministran una interfa? !idireccional programa!le
entre un pin de entrada'salida . la lgica interna de la FPGA) 9n diagrama simplificado
de la estructura interna de un I(B aparece en la Figura 1) Ca. tres rutas para se/ales en
un I(B$ la ruta de salida- la ruta de entrada . la ruta tri8estado) ada ruta tiene su propio
par de elementos de almacenamiento que pueden actuar tanto como registros o como
latc,es) Las tres rutas principales son como sigue$
La ruta de entrada- que lle0a datos desde el pad- que est unido al pin del
pac#age- a tra0Ds de un elemento de retardo opcional programa!le- directamente
a la l&nea I) >espuDs del elemento de retardo ,a. rutas alternati0as a tra0Ds de un
par de elementos de almacenamiento ,acia las l&neas IE5 e IE1) Las tres salidas
del I(B todas conducen a la lgica interna de la FPGA)
La ruta de salida- que parte con las l&neas (5 . (1- lle0a datos desde la lgica
interna de la FPGA- a tra0Ds de un multiplexor . del driver tri8estado ,acia el
pad del I(B) *n suma a esta ruta directa- el multiplexor da la opcin de insertar
un par de elementos de almacenamiento)
La ruta tri8estado determina cuando el dri0er de salida est en alta impedancia)
Las l&neas :5 . :1 lle0an datos desde la lgica interna a tra0Ds de un
multiplexor ,acia el dri0er de salida) *n suma a esta ruta directa- el multiplexor
da la opcin de entregar un par de elementos de almacenamiento)
:odas las rutas de se/ales que entran al I(B- incluidas aquellas asociadas con los
elementos de almacenamiento tienen una opcin de in0ersin) ualquier in0ersor
colocado "en la programacin% en estas rutas es automticamente a!sor!ido dentro del
I(B)
Ca. tres pares de elementos de almacenamiento en cada I(B- un par para cada uno de
las tres rutas) *s posi!le configurar cada uno de esos elementos como un flip-flop >
gatillado por flanco "F>% o como un latch sensi!le a ni0el "L>%) *stos elementos son
controlados con la misma red de distri!ucin de relojes que se utili?a para todo el
sistema)
Figura !: "iagra#a si#plificado de un IB de la Spartan III
*l par de elementos de almacenamiento tanto de la ruta de salida o de la del driver tri8
estado pueden ser usados en conjunto- con un multiplexor especial para producir
transmisin de do!le tasa de datos ">>+%) *sto se logra tomando datos sincroni?ados
con el flanco de su!ida del reloj . con0irtiDndolos en !its sincroni?ados tanto con el
flanco de su!ida como con el de !ajada) A esta com!inacin de dos registros . un
multiplexor se le llama flip flop tipo > de do!le tasa de datos "F>>+%)
ada I(B cuenta adems con otros elementos- entre los cuales cuentan las resistencias
de Pull-Up . de Pull-Down- que tienen el o!jeti0o de esta!lecer ni0eles altos o !ajos
respecti0amente en las salidas de los I(Bs que no estn en usoF un circuito de retencin
"4eeper% del ;ltimo ni0el lgico que se mantiene- despuDs de que todos los dri0ers ,an
sido apagados- lo que es ;til para cuidar que las l&neas de un !us no floten- cuando los
dri0ers conectados estn en alta impedanciaF un circuito de proteccin para descargas
electro estticas "proteccin *S>%- que utili?a diodos de proteccin)
Finalmente cada I(B cuenta con un control para el slew rate . para la corriente de
salida mxima) *l primero otorga la posi!ilidad de elegir una tasa alta de cam!io de
ni0el "con !ajo slew rate% o una tasa mxima menor- pero con un control de transciente-
para la utili?acin de los puertos en la integracin a !uses- donde al pasar de alta
impedancia a un ni0el de 0oltaje suele producirse transiciones inesperadas) *l segundo
entrega siete ni0eles deferentes de corrientes mximas tanto para el estndar 3(S
como para el ::L- lo que permite adaptarse a dispositi0os que necesitan ma.ores
corrientes para su acti0acinF en el caso del estndar LG3(S a 1)HG el rango de
corrientes es de 1 a 12 mA)"1- 2- =- 6- 51- 5=- 12 mA%)
Los I(B soportan 5B estndares de se/ales de salida de terminacin ;nica . seis de
se/al diferencialF tam!iDn cuentan con un sistema integrado- para coincidir con la
impedancia de las l&neas de transmisin que llegan a la FPGA- llamado ontrol >igital
de Impedancia ">I%- el que permite elegir ,asta H tipos diferentes de terminaciones-
utili?ando una red de resistencias internas que se ajustan en serie o en paralelo-
dependiendo de las necesidades del estndar elegido)
Bloques de $%gica &onfigura'le (&$B)
*l !loque !sico de la red que compone la FPGA es la slice) *xisten dos tipo de slice-
Dstas se diferencian en algunos elementos- pero son mu. parecidas- "0er ms adelante%)
Luego estas slices se organi?an en los !loques lgicos elementales- que son los que se
descri!en a continuacin)
Los Bloques de Lgica onfigura!le "LBs% constitu.en el recurso lgico principal
para implementar circuitos s&ncronos o com!inacionales) ada LB est compuesta de
cuatro slices interconectadas entre si- tal como se muestra en la Figura <)
Las cuatro slices que componen un LB tienen los siguientes elementos en com;n$ dos
generadores de funciones lgicas- dos elementos de almacenamiento- multiplexores de
funcin amplia- lgica de carry . compuertas aritmDticas- tal como se muestra en la
Figura 2) Los dos pares de slices usan estos elementos para entregar funciones lgicas .
aritmDticas de +(3) Adems de lo anterior- el par de la i?quierda soporta dos funciones
adicionales$ almacenamiento de datos usando +A3 distri!uida . corrimiento de datos
con registros de 5= !its)
Figura *: Arreglo de slices en un &$B
La Figura 2 es un diagrama de una slice del par del lado i?quierdo- por lo tanto
representa un s;per conjunto de los elementos . conexiones que se encuentran el las
slices)
*l generador de funciones !asado en +A3 7tam!iDn conocido como Look-Up Table
"L9:%8 es el recurso principal para implementar funciones lgicas dentro de la FPGA)
3s a;n- las L9:s en cada par de slices del lado i?quierdo pueden ser configuradas
como +A3 distri!uida o como un registro de corrimiento de 5= !its) Los generadores
de funciones u!icados en las porciones superiores e inferiores de la slice son referidos
como IG8L9:J . IF8L9:J respecti0amente en la Figura 2)
*l elemento de almacenamiento- el cual es programa!le tanto como un flip flop tipo > o
como un latch sensi!le a ni0el- pro0ee un medio para sincroni?ar datos a una se/al de
reloj- entre otros usos) *stos elementos de almacenamiento- que se encuentran en las
porciones superiores e inferiores de la slice son llamados IFFKJ . IFFXJ-
respecti0amente)
Los multiplexores de funcin amplia com!inan las L9:s para permitir operaciones
lgicas ms complejas- cada slice tiene dos de Dstos- en la Figura 2 corresponden a
FH39X . F539X)
La cadena de carry- en com!inacin con 0arias compuertas lgicas dedicadas- soportan
implementaciones rpidas de operaciones matemticas) La cadena de carry entra a la
slice como IL . sale como (9:) inco multiplexores controlan la cadena$ KILI:-
KAF . K39XF en la porcin inferior- as& como KAG . K39XG en la porcin
superior) La lgica aritmDtica dedicada inclu.e compuertas X(+ . AL> en cada
porcin de la slice)
Figura +: "iagra#a si#plificado de una slice del lado i,quierdo de un &$B
on un rol central en la operacin de cada slice se encuentran dos rutas de datos casi
idDnticas) Para la descripcin que prosigue se usan los nom!res de la parte inferior de la
Figura 2) La ruta !sica tiene su origen en la matri? de switches de interconexin
colocada fuera del LB) uatro l&neas- F5 a F2 entran en la slice . se conectan
directamente a la L9:) 9na 0e? dentro de la slice- la ruta de los 2 !its inferiores pasa a
tra0Ds de un generador de funciones F que reali?a operaciones lgicas) La ruta de salida
del generador de funciones- >- ofrece cinco posi!les rutas posi!les$
Salir de la slice por la l&nea X . 0ol0er a interconectarse)
>entro de la slice- X sir0e como entrada al >X39X que alimenta la entrada de
datos >- correspondiente al elemento de almacenamiento FFK) La salida E de
este elemento maneja la ruta XE que sale de la slice)
ontrolar el multiplexor K39XF de la cadena de carry)
on la cadena de carry- ser0ir como una entrada a la compuerta X(+F- que
reali?a operaciones aritmDticas . produce el resultado en X)
3anejar el multiplexor FH39X para implementar funciones lgicas ms anc,as
que 2 !its) Las salidas > de los F8L9: . G8L9: sir0en de entradas de datos
para este multiplexor)
*n suma a los caminos lgicos principales descritos reciDn- existen dos rutas de bypass
que entran a la slice como BX . BK) 9na 0e? dentro de la FPGA- BX en la parte de
de!ajo de la slice "o BK en la parte superior% puede tomar cualquiera de 0arias ramas
diferentes$
Cacer bypass de la L9: . del elemento de almacenamiento- luego salir de la
slice como BX(9: . 0ol0er a interconectarse)
Cacer bypass a la L9:- . luego pasar a tra0Ds del elemento de almacenamiento-
para luego salir como XE)
ontrolar el multiplexor FH39X)
Ser0ir como una entrada a la cadena de carry 0&a los multiplexores)
3anejar la entrada >I de la L9:)
BK puede controlar la entrada +*G de FFK . de FFX)
Finalmente- el multiplexor >IGM39X puede deri0ar la ruta BK ,acia la l&nea
>IG que sale de la slice)
ada una de las dos L9:s "F . G% de una slice tiene cuatro entradas lgicas "A57A2% .
una ;nica salida >) *sto permite programar cualquier operacin lgica !ooleana de
cuatro 0aria!les en este dispositi0o) Adems- los multiplexores de funcin amplia
pueden usarse para com!inar L9:s dentro del mismo LB o incluso a tra0Ds de
diferentes LBs- ,aciendo posi!le funciones con ma.or n;mero de 0aria!les)
Las L9: de am!os pares de slices dentro de un LB no slo soportan las funciones
descritas- si no que tam!iDn pueden funcionar como +(3 "+ead (nl. 3emor.% con
datos iniciali?ados al momento de configurar la FPGA) Las L9:s del lado i?quierdo de
cada LB soportan adems dos funciones adicionales$ primero- es posi!le programarlas
como +A3 distri!uida- lo que permite contar con espacios de memoria de 5= !its en
cualquier parte de la topolog&a de la FPGA) Segundo- es posi!le programar una de estas
L9:s como un registro de despla?amiento de 5= !its- con lo que se pueden producir
retardos de ,asta 5= !its o com!inaciones de 0arias L9:s pueden producirlos de
cualquier largo de !its)
Bloques dedicados de #e#oria RA-
La Spartan III tiene 12 !loques de 56 4!its de memoria +A3) *l anc,o del !us de
datos 0ersus el de direcciones "relacin de aspecto% de cada !loque es configura!le . se
puede com!inar 0arios de Dstos para formar memorias ms anc,as o de ma.or
profundidad)
:al como se muestra en la Figura H- los !loques de +A3 tienen una estructura de do!le
puerto) >os puertos idDnticos llamados A . B permiten acceso independiente al mismo
rango de memoria- que tiene una capacidad mxima de 56)2<1 !its 7 o 5=)<62 cuando
no se usan las l&neas de paridad) ada puerto tiene su propio set de l&neas de control- de
datos . de reloj para las operaciones s&ncronas de lectura . escritura) *stas operaciones
tienen lugar de manera totalmente independiente en cada uno de los puertos)
Figura .: "iagra#a de un 'loque de RA- dedicado de la Spartan III
-ultiplicadores dedicados
La Spartan III pro0ee multiplicadores em!e!idos que aceptan pala!ras de 56 !its como
entrada . entregan productos de <= !its) Los !uses de entrada de estos multiplicadores
aceptan datos en complemento dos "tanto 56 !its con signo- como 5B !its sin signo%)
Para cada !loque de +A3 ,a. un multiplicador inmediatamente colocado . conectadoF
dic,a proximidad permite manejo eficiente de los datos)
"igital &loc/ -anager ("&-) 0 red de distri'uci%n de relo1es
La Spartan III tiene 2 !loques para el control de todos los aspectos relacionados con la
frecuencia- la fase . el skew de la red de relojes de la FPGA) ada >3 tiene cuatro
componentes funcionales$ *l >ela.8Loc#ed Loop ">LL%- *l Sinteti?ador >igital de
Frecuencia ">FS% . el >espla?ador de fase "PS%) Adems inclu.e cierta lgica para
status)
La Figura = muestra un diagrama de !loques de este elemento funcional de la FPGA)
Figura 2: "iagra#a de 'loques de uno de los cuatro "&-s de la Spartan III
*l >3 reali?a tres funciones principales$
*liminacin de skew de reloj$ *l concepto de skew descri!e el grado al cual las
se/ales de reloj pueden- !ajo circunstancias normales- des0iarse del
alineamiento de la fase cero) *llo ocurre cuando peque/as diferencias en los
retardos de las rutas causan que la se/al de reloj llegue a diferentes puntos del
circuito en tiempos diferentes) *ste skew de reloj puede incrementar los
requerimientos de set-up time . de hold time- lo que puede perjudicar el
desempe/o de aplicaciones de alta frecuencia) *l >3 elimina el skew de reloj
alineando la salida de la se/al de reloj que genera con otra 0ersin de la misma
se/al que es retroalimentada) omo resultado se esta!lece una relacin de cero
desfase entre am!as se/ales)
S&ntesis de frecuencia$ Pro0isto de una se/al de reloj de entrada- el >3 puede
generar diferentes relojes de salida) *llo se logra multiplicando .'o di0idiendo la
frecuencia del reloj de entrada)
orrimiento de fase$ *l >3 puede producir desfases controlados de la se/al de
reloj de entrada . producir con ello relojes de salida con diferentes fases)
Figura 3: "iagra#a funcional del "ela04$oc/ed $oop ("$$)
*l >LL tiene como principal funcin eliminar el skew de reloj) La ruta principal del
>LL consiste en una etapa de entrada- seguida por una serie de elementos de retardo
discreto o taps- los cuales conducen a una etapa de salida) *sta ruta- junto con lgica
para deteccin de fase . control conforman un sistema completo con retroalimentacin-
tal como se muestra en la Figura B)
La se/al L4A es entregada a la red de distri!ucin de se/ales de reloj de la FPGA- que
sincroni?a todo los registros del circuito que ,a sido configurado) *stos registros
pueden ser tanto internos como externos a la FPGA) Luego de pasar por dic,a red- la
se/al de reloj retorna al >LL a tra0Ds de la entrada L4FB) *l !loque de control del
>LL mide el error de fase entre am!as se/ales- que es una medida del skew de reloj que
toda la red introduce) *l !loque de control acti0a el n;mero apropiado de elementos de
retardo para cancelar el skew de reloj) 9na 0e? que se ,a eliminado el desfase- se ele0a
la se/al L(4*>- que indica la puesta en fase del reloj con respecto a la retro
alimentacin)
Las se/ales de reloj tienen una red dedicada especial para su distri!ucin) *sta red tiene
oc,o entradas glo!ales- por medio de buffers) La red tiene !aja capacitancia . produce
mu. !ajo skew de reloj- lo que la ,ace adecuada para conducir se/ales de alta
frecuencia) :al como se muestra en la Figura 6- las entradas GL4A a GL4< estn
puestas en la parte inferior de la o!lea de la FPGA- mientras que las entradas GL42 a
GL4B estn colocadas en la parte superior) Se puede conducir cualquiera de dic,as
entradas ,acia cada uno de los LBs- por medio de las l&neas principales- que se
o!ser0an en negro grueso en la Figura 6) Las l&neas ms delgadas representan l&neas que
conducen ,acia los elementos s&ncronos de cada una de las slices de los LBs)
Las entradas a la red se distri!u.en a tra0Ds de 2 multiplexores 185 a cada lado de la red-
los que tam!iDn conducen las se/ales pro0enientes de los >3s) on el propsito de
minimi?ar la disipacin de potencia dinmica en la red de distri!ucin de relojes- el
software de s&ntesis automticamente des,a!ilita aquellas l&neas que no son utili?adas
en el dise/o)
*sta red de distri!ucin de se/ales de reloj es completamente independiente de la malla
de interconexiones entre LBs que se descri!e en el siguiente punto "II)2)<)=%)
Figura 5: Red de distri'uci%n de se6ales de relo1 de la Spartan III
Red de interconexiones de la FPGA
La red de interconexin conduce las se/ales entre 0arios elementos funcionales de la
Spartan III) Ca. cuatro tipos de interconexiones$ Long lines, He lines, Double lines y
Direct lines!
Long lines son aquellas que conectan una salida de cada seis LBs "Figura @a%) >e!ido
a su !aja capacitancia- estas l&neas son adecuadas para conducir se/ales de alta
frecuencia) Si las oc,o entradas para las redes de reloj estn ocupadas- estas l&neas son
adecuadas como alternati0a) He lines son las que conectan una salida de cada tres
LBs "Figura @!%) Son l&neas que ofrecen ma.or conecti0idad que las anteriores- pero
un poco menos de capacidad en alta frecuencia) Las Double lines conectan todos los
otros LBs "Figura @c%- lo que las ,ace conexiones ms flexi!les) Las Direct lines
entregan conexiones directas de cada LB ,acia cada uno de sus oc,o 0ecinos "figura
6d%) *stas l&neas son usadas ms a menudo para conducir una se/al pro0eniente de un
LB de origen ,acia una Double line- He line o Long line . desde esa ruta larga ,acia
otra Direct line que lle0ar la se/al ,acia el LB de destino)
Figura 7: 8ipos de interconexiones entre &$Bs en la Spartan III
Proceso de configuraci%n de la FPGA Spartan III
La FPGA Spartan III se programa por medio de la carga de los datos de configuracin
en celdas de memoria esttica- las que colecti0amente controlan todos los elementos
funcionales . los recursos de interconexin) Luego de aplicar alimentacin a la o!lea- se
escri!e la trama de configuracin en dic,a memoria utili?ando uno de los siguientes
modos$ 3aestro 8 Paralelo- *scla0o 8 Paralelo- 3aestro 8 Serial- *scla0o 8 Serial o
"oundary-#can "N:AG%) *stos modos difieren en el origen del reloj "pro0iene de la
FPGA en los modos 3aestro . es externo en los modos *scla0o%- . en la forma en que
se escri!en los datos- por lo que los modos paralelos son ms rpidos)
*l modo "oundary-#can utili?a pines dedicados de la FPGA . cumple con los
estndares I*** 552@)5 Test $ccess Port e I*** 5H<1 para dispositi0os %n-#ystem
&onfigurable "IS%) *ste modo est siempre disponi!le en la FPGA . al acti0arlo se
desacti0an los otros modos .a mencionados)
*l proceso de configuracin de la FPGA ocurre en tres etapas) Primero la memoria
interna de configuracin es !orrada) Luego los datos de configuracin son cargados en
dic,a memoria- . finalmente la lgica es acti0ada por un proceso de partida)
Flu1o de dise6o para la configuraci%n de la FPGA
*l flujo de dise/o para generar la configuracin de una FPGA est compuesto
principalmente por cuatro etapas$ dise/o lgico- s&ntesis- implementacin . generacin
del arc,i0o de salida Error: Reference source not found) *n el caso de las FPGA de
Xilinx existe un paquete de software que re;ne ,erramientas para lle0ar a ca!o cada una
de estas etapas- su!etapas . procesos de simulacin en 0arios ni0eles de profundidad)
*sta utilidad se llama Xilinx Integrated SoftOare *n0ironment "IS*% B)5i Error:
Reference source not found . est disponi!le- en una 0ersin !astante completa .
gratuita- con el nom!re de Pe!Pac# IS* B)5i)Error: Reference source not found9
*l dise/o lgico se reali?a mediante un lenguaje de descripcin de ,ardOare tal como
GC>L o Gerilog "0er punto II)2)H%) *n este tra!ajo se ,a utili?ado el primero para
descri!ir cada uno de los mdulos del dise/o- . tam!iDn se ,a utili?ado una ,erramienta
de ms alto ni0el- que de manera grfica permite juntar los distintos !loques en un
esquemtico . unirlos con !uses . conexiones unitarias) *sta ,erramienta es parte de del
paquete IS* . se 0ale de la caracter&stica jerrquica del mismo GC>L- mediante la cual
se puede crear componentes . unirlos usando recursos del lenguaje)
9na 0e? descrito el sistema- la siguiente etapa consiste en sinteti?arlo) *ste proceso se
reali?a de forma automtica . sigue directi0as de configuracin- en las que se
determinan los algoritmos preferidos de s&ntesis) La salida de Dste es una netlist- que es
un arc,i0o que contiene una lista de conexiones- una lista de instancias . para cada
instancia- una lista de se/ales conectadas a los terminales de dic,a instancia) Adems
contiene informacin de atri!utos del dise/o) *n este caso la netlist es una descripcin a
ni0el de compuertas lgicas del sistema descrito) La ,erramienta que reali?a este
proceso en el caso del paquete IS* se llama Xilinx S.nt,esis :ool "XS:% Error:
Reference source not found . su netlist es un arc,i0o de formato LG "Lati0e
Generic ircuit%)
La netlist de formato LG es la entrada para el proceso de implementacin- el cual se
su!di0ide en tres etapas$ Translate, 'apping . Place and (oute) *n la primera el
arc,i0o LG es con0ertido a un formato estndar llamado LG>- por una ,erramienta
llamada LG>Build- que no slo acepta arc,i0os de salida del sinteti?ador XS:- si no
que tam!iDn otros formatos pro0enientes de otros sinteti?adores alternati0os) *n la
segunda etapa se mapea el dise/o lgico contenido en el arc,i0o LG>- en los
componentes f&sicos reales- con que cuentan las slices de la FPGA) *n la tercera- se
determina la topolog&a de colocacin . de interconexin de los elementos .a mapeados)
*sta etapa es un proceso iterati0o- que tiene alto costo computacional . puede demorar
decenas de minutos)
Finalmente- en la etapa de generacin- otra ,erramienta genera una arc,i0o de
configuracin- el que es descargado a la memoria de la FPGA . que contiene la trama
de !its que produce la configuracin adecuada)