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Modo de Transferencia Asincrono ATM

Telemtica Programa de Ingeniera de Sistemas Universidad Autnoma del Caribe

Introduccin
El modelo de comunicaciones ATM (Asynchronous Transfer Mode) es un modelo que como la torre OSI o TCP/IP esta basado en capas. En este modelo solo existen 3 capas (Fsica, ATM, y Adaptacin (AAL)) aunque alguna de ellas a su vez esta dividida en subcapas.

La tecnologa ATM comprende un tendido fsico (cable coaxial, enlace de microondas, o cable de fibra ptica), elementos de conmutacin (switch), concentradores de acceso (HUB), dispositivos de adaptacin (routers, codecs, etc), y dispositivos de interfaz (tarjetas de comunicacin, cmaras de video, etc). El modo ms corriente de acceso a ATM es la fibra ptica, un cable de silicio del grosor de un cabello humano, por el cual viaja un rayo lser de alta densidad o un haz infrarrojo, que transmite los bits (ceros o unos). Para transmitir datos o seales de audio o video sobre un cable de fibra ptica, es necesario digitalizar previamente la seal. De eso se encarga un procesador situado en el interior del dispositivo de interfaz, sea una cmara de video, etc.

LA CAPA FSICA
La Capa Fsica es un conjunto de reglas respecto al HW que se emplea para transmitir datos.
Entre los aspectos que se cubren en este nivel estn los voltajes utilizados, la sincronizacin de la transmisin y las reglas para establecer el "saludo" inicial de la conexin de comunicacin.

LA CAPA FSICA
La capa Fsica de ATM, presenta las siguientes funciones: Convierte bits en celdas (clulas). Controla la transmisin y recepcin de bits en el medio fsico. Sigue el rastro de limites de celdas ATM.

Empaqueta la celda dentro del tipo apropiado de frame para el medio fsico utilizado.

Funcionalidad del nivel Fsico


Estado de Inactividad: En este estado se detecta ausencia

de actividad en el medio, por lo que en nivel fsico se encuentra en estado de inactividad de recepcin.

Estado de Recepcin de bits de informacin sin violacin de la codificacin: Este es el estado normal durante la transferencia. Estado de Recepcin de smbolos de control: Con violacin de la codificacin, corresponde a los estados de sincronizacin, delimitacin, absorcin o transmisin anmala

Funcionalidad del nivel Fsico


Estado de Inactividad: Sin transmisin propia. En el caso

de comunicaciones broadcast, consiste en un estado de silencio o aislamiento, mientras que en las comunicaciones secuenciales corresponde a un estado de repeticin. Estado de Transmisin de la Informacin: Correspondiente a la codificacin, es el estado normal de la fase de transferencia de informacin. Estado de Transmisin de Informacin de Control: Corresponde a las fases de sincronizacin, delimitacin, absorcin.

Clulas ATM
El modelo ATM se basa en la idea de transmitir la informacin en pequeos paquetes de tamao fijo llamados clulas (o celdas). Estas clulas tienen un tamao fijo de 53 bytes, de los cuales los 5 primeros estn destinados al encabezado y los 48 siguientes a datos

Clulas ATM
El encabezado de las clulas, se estructura como sigue:
7 6 5 4 3 2 1 0

Generic Flow Control Virtual Path Identifier

Virtual Path Identifier Virtual Channel Identifier

Virtual Channel Identifier

Virtual Channel Identifier

Payload Type

CLP

Header Error Control

Clulas ATM
Los primeros cuatro bytes identifican la clula, y el quinto (HEC) es la suma de comprobacin de un byte, sobre los 4 primeros bytes de la cabecera, no de la carga til (datos).Debido a que el chequeo solo se produce sobre los bits de cabecera, a este chequeo se le llama HEC (Header Error Control).

Conmutadores ATM
En una red de conmutacin de circuitos, hacer una conexin realmente significa establecer una trayectoria fsica del origen al destino a travs de la red.

Conmutadores ATM
En una red de circuitos virtuales como ATM, cuando se establece un circuito, lo que realmente sucede es que se escoge una ruta desde el origen al destino y todos los conmutadores (esto es, los enrutadores) a lo largo del camino crean entradas de tabla para poder enrutar cualquier paquete por ese circuito virtual.

Conmutadores ATM
Los conmutadores tambin tiene la oportunidad para reservar recursos para el nuevo circuito. La figura muestra un circuito virtual desde el host H1 al host H5 a travs de los conmutadores (enrutadores) A,E,C y D.

Conmutadores ATM
La Lnea punteada muestra un circuito virtual que est definido sencillamente por entradas de tabla dentro de los conmutadores.

Conmutadores ATM
Cuando un paquete llega, el conmutador inspecciona el encabezado del paquete para averiguar a cul circuito virtual pertenece. A continuacin, busca ese circuito virtual en sus tablas para determinar a cul lnea de conmutacin debe enviar el paquete.

Conmutadores ATM
Ahora se presentara una breve introduccin a los principios de diseo de conmutadores de clulas ATM. El modelo general para un conmutador de clulas ATM se muestra en la figura

Conmutadores ATM
Hay cierto nmero de lneas de entrada y cierto nmero de lneas de salida, casi simpre la misma cantidad (porque las lneas son bidireccionales).

Conmutadores ATM
Los conmutadores ATM generalmente son sncronos en el sentido de que, durante un ciclo, se toma una clula de cada lnea de entrada (si est presente), se pasa a la estructura de conmutacin interna y finalmente se transmite por la lnea de salida apropiada.

Conmutadores ATM
Las clulas llegan a la velocidad de ATM, normalmente cerca de 150 Mbps. Esto corresponde a un poco ms de 360,000 clulas/seg, lo cual significa que el tiempo de ciclo del conmutador tiene que ser de cerca 2.7 seg.

Conmutadores ATM
Un conmutador comercial podra tener desde 16 hasta 1024 lneas de entrada, lo cual significa que debe estar preparado para aceptar y comenzar a conmutar un lote de 16 a 1024 clulas cada 2.7 seg.

Conmutadores ATM
El hecho de que las clulas sean de longitud fija y corta (53 bytes) hace posible construir tales conmutadores.

Conmutadores ATM
Todos lo conmutadores de ATM tienen dos metas comunes: 1. Conmutar todas las clulas con una velocidad de desecho lo ms baja posible. 2 . Nunca reordenar las clulas en un circuito virtual.

Conmutadores ATM
La meta 1 dice que se permite suprimir clulas en emergencias, pero que la tasa de prdida deber ser lo ms pequea posible. La meta 2 dice que las clulas que llegan a un circuito virtual en cierto orden deben salir tambin en ese orden, sin excepciones. Esta restriccin hace que el diseo de conmutadores sea mucho ms difcil, pero lo requiere el estndar ATM.

Conmutadores ATM
Un problema que se presenta en todos los conmutadores ATM es qu hacer si las clulas que llegan a dos o ms lneas de entrada quieren ir al mismo puerto de salida en el mismo ciclo.

Conmutadores ATM
Resolver este problema es uno de los aspectos clave del diseo de todos los conmutadores ATM

Conmutadores ATM
La figura (a) describe la situacin al inicio del ciclo 1, en el cual han llegado clulas por las cuatro lneas de entrada, destinadas para las lneas de salida 2, 0, 2 y 1, respectivamente.

Conmutadores ATM
Debido a que hay un conflicto para la lnea 2, nicamente se puede escoger una de las clulas. Suponga que se elige la que est en la lnea de entrada 0.

Conmutadores ATM
Al inicio del ciclo 2, mostrado en la figura (b), han salido tres clulas pero la clula de la lnea 2 ha sido retenida y han llegado a dos clulas ms. Es hasta el inicio del ciclo 4 [(d) que todas las clulas han dejado el conmutador.

Conmutadores ATM
El problema con las colas de entrada es que cuando se tiene que retener una clula se bloquea el avance de cualquier clula que venga detrs de ella, aun si sta se pudiera conmutar a otro lugar.

Conmutadores ATM
Este efecto se denomina bloqueo de cabecera de lnea y es algo ms complicado que lo que se muestra aqu, pues en un conmutador con 1024 lneas de entrada puede ser que los conflictos no se noten hasta que las clulas ya han atravesado el conmutador y estn peleando por la lnea de salida.

Conmutadores ATM
Un diseo alternativo que no sufre bloqueo de cabecera de lnea hace el encolocamiento en el extremo de salida, como se muestra en la figura.

Conmutadores ATM
Aqu tenemos el mismo patrn de llegada de clulas, pero ahora cuando dos clulas quieren ir a la misma lnea de salida en el mismo ciclo, ambas pasan a travs del conmutador

Conmutadores ATM
Una de ellas se pone en lnea de salida, y la otra se encola en la lnea de salida, como en la figura (b).

Conmutadores ATM
Aqu se requieren nicamente tres ciclos, en lugar de cuatro, para conmutar todos los paquetes. Karol et al. (1987) ha demostrado que en general el encolamiento de salida es ms eficiente que el de entrada.

CAPA FSICA
La funcin de la capa fsica es el transporte de las clulas ATM La capa ATM se divide en dos subcapas: Subcapa dependiente del medio fsico (PMD )

Subcapa de Convergencia de Transmisin ( TC)

Subcapa dependiente del medio fsico (PMD).


La subcapa PMD lleva a cabo funciones que dependen del medio fsico, sea elctrico u ptico, como son la transmisin y temporizacin de bits.

Subcapa de Convergencia de Transmisin (TC)


La subcapa TC es responsable de todas las funciones relacionadas con la transmisin de las clulas, como son el desacoplo de la velocidad de las clulas, el control de errores de cabecera (HEC, Header Error Control), la delimitacin de las clulas a las tramas de transmisin y la generacin y recuperacin de tramas.

Subcapa de Convergencia de Transmisin (TC)


Transmisin de clulas (En las subcapas TC)
Cuando la capa TC recibe una clula, calcula su HEC y termina de completar la cabecera de la clula ATM, as la capa TC tomar una secuencia de clulas con su HEC correspondiente y las transformara en una corriente de bits igualando con ella la corriente de bits del medio fsico.

Subcapa de Convergencia de Transmisin (TC)


Recepcin de clulas (En la subcapa TC)
La capa TC en la recepcin tendr que convertir un flujo de bits en una corriente de clulas. ATM siempre mantiene un flujo constante de celdas de 53 bits ,por tanto el receptor deber sincronizarse con el flujo de Bits, hasta que localice el principio de una celda, para a partir de ah muestreara los siguientes 424 bits como la siguiente celda.

Subcapa de Convergencia de Transmisin (TC)


Problemas en la sincronizacin
Las celdas ATM no tienen porque ir enmarcadas ni precedidas de ningn cdigo de inicio de celda, y cuando el receptor recibe el primer bit este no tiene porque ser el de inicio de celda

Subcapa de Convergencia de Transmisin (TC)


Solucin

El truco esta en utilizar el HEC.


El receptor guarda un registro de desplazamiento de 40 bits, entrando los bits por la izquierda y saliendo por la derecha. La capa TC entonces inspecciona esos 40 Bits para ver si son potencialmente una cabecera de celda, as los ltimos 8 bits sern el HEC del resto. Si no se cumple la condicin se movern un bit hacia la derecha para dejar paso al siguiente bit de entrada.

Subcapa de Convergencia de Transmisin (TC)


Solucin
Este mecanismo no seria muy fiable, pues alta probabilidad de encontrarnos HEC corresponden a la cabecera de la clula, robustece con la siguiente maquina de hay una que no pero se estados.

JERARQUIAS DIGITALES EN REDES DE BANDA ANCHA


Para comprender la operacin de la capa fsica, particularmente en las redes pblicas ATM, es conveniente hacer una digresin sobre la evolucin de las jerarquas de las estructuras digitales.
Los sistemas de transmisin actuales tienen una serie de limitaciones muy significativas cuando se desea universalizar su utilizacin para gran capacidad de ancho de banda, hasta los Gbps y todo tipo de trfico

JERARQUIAS DIGITALES EN REDES DE BANDA ANCHA


Como consecuencia de las limitaciones de los sistemas actuales, surge el concepto de Jerarqua Digital Sncrona, JDS o su acrnimo en ingls, SDH (Synchronous Data Hierarchy)

LA JERARQUIA DIGITAL SINCRONA SDH


Velocidad bsica en JDS 155,52 Mbps Matriz de 270 columnas Y 9 filas donde transmite La informacin

La operacin de : 270*9*8000 (Nyquist)

Transmisin secuencial: Primera fila hacia las dems

LA JERARQUIA DIGITAL SINCRONA SDH


En la estructura de 270*9 octetos se distinguen fundamentalmente los siguientes campos:

Las 9 primeras columnas constituyen lo que se denomina Funcin Auxiliar de Seccin o Transport Overhead
Deteccin de errores, canal de comunicacin para gestin de red y sealizacin de mantenimiento.

LA JERARQUIA DIGITAL SINCRONA SDH


Tambin incluye apuntadores que indican la posicin de los diversos canales, sean sncronos o plesicronos, dentro de la estructura. En la Funcin Auxiliar de Seccin est contenida la SOH, Section OverHead, constituida por los octetos de las filas 1 a 3 y 5 a 9, columnas 1 a 9 Los octetos de la fila 4 de las columnas 1 a 9 constituyen los apuntadores que indican el comienzo de la POH, Path OverHead, o Funcin Auxiliar del Trayecto.

Capas Fsicas en Redes ATM


Entre las capas de redes ATM propuestas encontramos: ATM sobre SDH:
STM- 4 (622,08 bits) STM-1 (155,52 Mbps)

ATM a 100 Mbps sobre FDDI (TAXI) ATM a 25,6 Mbps

ATM
ATM sobre PDH:
E1 DS1 DS2 E3 E4 DS3 (2,048 Mbps) (1,548 Mbps) (6,312 Mbps) (34,368 Mbps) (139,264 Mbps) (44,736 Mbps)

Capa Fsica ATM a 25,6 Mbps


Ejemplo de ATM en entornos privados.

El objetivo, minimizar el coste de la circuitera electrnica, para llevar la tecnologa ATM a nivel de las estaciones de trabajo y as tener una arquitectura escalable, tanto en velocidad como en entornos LAN, MAN y WAN.

Tambin:

No requiere el uso de tramas. Las clulas se transportan continuamente por el medio fsico una vez que se han codificado adecuadamente. Este esquema es conocido como Interfaz Basada en Clulas.

Subcapa dependiente del Medio Fsico


La misin es transportar seales por medio fsico, incluyendo la temporizacin de bit.
La velocidad de transmisin es de:

25,6 Mbps

El medio fsico es par trenzado, utilizando dos pares por enlaces (para emisin y recepcin).
Es utilizable UTP de categora 3 5 como STP.

Subcapa de convergencia de transmisin


Las clulas se transportan continuamente, sin que exista una estructura de trama asociada a intervalos regulares de tiempo.

El receptor no dispone de un reloj externo; la informacin del reloj puede derivarse de la seal recibida o ser proporcionada directamente por el equipo de usuario.

Las funciones son las siguientes:


Codificacin/Decodificacin. Codificacin/Decodificacin de lnea MRZI. Delimitacin de clulas. Generacin y verificacin del HEC, Control de Error de Cabecera. Adaptacin de las velocidades de clulas entre las capas ATM y Fsica Funciones de transmisin peridica para servicios iscronos.

Capa fsica ATM sobre STM-1 a 155,52 Mbps


Las estructuras de transporte actuales se basan normalmente en la Jerarqua Digital Plesicrona, PDH, que se desplazan hacia estructuras basadas en SDH.

Subcapa dependiente del medio


El medio fsico puede ser ptico o elctrico, ambos utilizan dos circuitos por enlace, uno para cada sentido de la transmisin, con una velocidad binaria de: 155,52 Mbps.

155,52 Mbps
Se vela por la temporizacin de bit y la recuperacin del reloj en el receptor

La distancia mxima es de:

100 a 200 mts.

Se puede utilizar cable coaxial de 75 ohmios o cables de pares de categora 5, UTP o STP.

El medio ptico permite entre:


800 a 2000 mts.

utilizndose fibra monomodo , SMF. El cdigo de lnea es NRZ, con lo que la velocidad de lnea es tambin de 155,52 Mbaudios. El reloj se deriva de la seal recibida de lnea.

Subcapa de Convergencia de Transmisin


Las clulas se transportan en una estructura SDH.
El flujo se transporta en el Contenedor 4 (C-4), que se empaqueta en el Contenedor Virtual 4 (VC-4), conjuntamente con el POH. El VC-4, coincide en dimensiones con la Unidad Administrativa 4 (AU 4), pero no necesariamente alineado con ella.

Funciones de la subcapa de convergencia: Generacin y recuperacin de tramas. Aleatorizacin y desaleatorizacin para extraccin del reloj. Delimitacin de clulas mediante el uso del HEC. Generacin y Verificacin del HEC. Desacoplo de velocidades.

Al transportar flujos ATM de velocidad inferior se incluye la funcin de multiplexacin de los contenedores.

Tipos de Interfaces de la Capa Fsica


Podemos mencionar a modo de ejemplo tres tipos de interfaz: Interfaz de la capa Fsica DS-1. Interfaz de la capa Fsica DS-3. Interfaz de la capa Fsica SONET.

Interfaz de la Capa Fsica DS-1

El enmarcamiento de los datos del usuario depende de la situacin de la red y las aplicaciones de usuarios.
El enmarcamiento se hace a cada 193 bits de posicin.

Interfaz de la Capa Fsica DS-3


Las funciones de esta capa es agrupada dentro de las Subcapas PMD y TC.

Especificacin PMD: Esta subcapa est pactada con el criterio del medio fsico (par trenzado, cable coaxial) definido en ANSI T1.107a y GR-499-CORE.

Especificacin TC: Esta subcapa es independiente de las caractersticas del medio de transmisin.

La funcin principal de esta subcapa es generar y procesar algn overhead de los octetos contenidos en el frame DS-3.

SubCapa TC

Generacin y verificacin del HEC. Enmarcamiento PLCP y delineacin de clula. Utilizacin del POH. Cronometraje del PLCP. Nibble stuffing. Bit timing y codificacin de lnea. Medio Fsico.

SubCapa PMD

Funciones de la Capa Fsica DS-3

Interfaz de la Capa Fsica SONET


El formato SONET es desarrollado para definir una jerarqua ptica de sincronizacin que es bastante flexible para llevar diferentes tipos de cargas. Las funciones de esta capa son agrupar las subcapas PMD y TC.

Especificacin de las subcapas PMD y TC:

Especificacin PMD: Esta subcapa est de acuerdo con los criterios de medio fsico de SONET.

Especificacin TC: Esta subcapa es independiente de las caractersticas del medio de transmisin.

Generacin/Verificacin de la secuencia HEC. Ensamblar y Desamblar Clulas. Delineacin de Clulas (HEC). Subcapa TC Identificacin de la seal de ruta (C2).

Justificacin de Frecuencia/Procesamiento puntero. Multiplexin. Ensamblado y Desamblado. Transmisin del frame generacin/recuperacin.

Subcapa PMD

Codificacin del Bit tiempo/lnea. Medio Fsico.


Funciones de la capa Fsica SONET

Funcin especfica ATM