Universidad Simón Bolívar

Departamento de Electrónica y Circuitos

EC2721 – Arquitectura del Computador I
Prof. Osberth De Castro

Clase

05
Memoria y Entrada/Salida
Tecnología
Tecnología –– Organización
Organización -- Expansión
Expansión

 La memoria como componente del Computador

 Tecnología de Almacenamiento
 Organización interna y Externa.
 Conexionado y Expansión
 Temporización.
 Entrada/Salida como componente del Computador
 Organización y estructura básica
 E/S Mapeada en Memoria y Aislada
 Dispositivos programables de E/S
 Entrada / Salida Programada, por interrupción y DMA.

Basado en A. Tanenbaum, S.C.O., 5th Edition, William Stallings, C.O.A., 7ª Ed. y Barry B. Brey, Microprocesadores Intel, 5ta Ed.
Carácterísticas de la Memoria en un Computador

 Lo que se quiere:
 Gran Velocidad de Acceso
 Gran Capacidad
 Flexibilidad de Expansión

 Limitaciones:
 Costo por bit
 Complejidad en la organización para el acceso
 Compatibilidad.

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Vision general de la memoria de Acceso Aleatorio

Dirección
Dirección

Procesador
Procesador Memoria
Memoria
Datos
Datos

Control
Control

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 Memoria como dispositivo de capacidad 2nn x p bits

A0 D0
A2 D2
... ... Datos
Datos
Dirección
Dirección ... Dp-1
Dp
An-1
An

Lineas de
Control

CS OE WE

Habilitación del chip

Habilitación salida de datos

Orden de Escritura

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 Memoria de Acceso Aleatorio de 2n x p
CONTROL

bitp bitp-1 bit1 bit0

Localidad0
Decodificacion de Localidad Celda Celda . . . Celda Celda
A0
DIRECCION

Celda Celda . . . Celda Celda Localidad1

a . . . . . .
. . . . . .
. . . . . .
An
Celda Celda . . . Celda Celda Localidad2n-1

Celda Celda . . . Celda Celda Localidad2n

Dp a D0

DATOS
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Tecnologías de Memoria

Categoría Tipo Mecanismo de Mecanismo de Volatilidad

Borrado escritura
Lectura-Escritura RAM Eléctrico a nivel de Eléctrico volátil
byte

Sólo lectura ROM Imposible Máscara en No volátil

construcción

PROM Eléctrico

Lectura-escritura EPROM Luz Ultravioleta

(nivel de chip)

EEPROM Eléctrico a nivel de

byte

FLASH Eléctrico a nivel de

bloque.

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Organización de la Memoria. El bit
 RAM DINAMICA  RAM ESTATICA

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Organización de la Memoria. El bit
 RAM DINAMICA  RAM ESTATICA

 Almacena como carga de  Almacena como valor digital

capacitor en flip-flops.
 Los capacitores se descargan.  No sufre descargas.
 Necesita refrescamiento.  No necesita refrescamiento.
 Construcción simple.  Construcción Compleja.
 Celdas mas pequeñas.  Celdas mas grandes.
 Mas barata.  Mas Costosa.
 Mas lenta.  Mas Rápida.
 Uso en arreglos grandes y  Uso en arreglos mas
lentos (Memoria Principal). pequeños y rápidos (Memoria
 Es básicamente analógica Caché).
 Circuito Digital.

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RAM Estática 6116: 16 Kbits (2Kbytes x 8 bits)

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Temporización de Lectura (ejemplo con RAM 6116)
Ciclo general

Ciclo general

Ciclo simple si CS está

habilitado permanentemente

Ciclo simple si la dirección

ya se ha establacido
previamente.
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Temporización de Escritura (ejemplo con RAM 6116)

Ciclo general con WE

definiendo el momento
de la escritura.

Ciclo general con CS

definiendo el momento
de la escritura.

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Memoria del MC68HC908GP32

Memoria
MemoriaRAM
RAM
••Datos
DatosyyVariables
Variablesde
deejecución
ejecución
Direcciones
Direcciones
Datos
Datosyy
CPU Control Memoria
MemoriaFLASH
FLASH
CPU Control ••Programa
Programa
••Configuración
Configuración
••Datos
Datossemipermanentes
semipermanentes

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Arreglos y expansión de Memoria
 Sistemas de memoria usando múltiples chips de Memoria para
aumentar su capacidad.

 Expansión del número de datos disponible

 Se dispone de mas capacidad de memoria para datos o programa.
 Varios integrados almacenan espacios de direcciones diferentes.
 Se debe decodificar el espacio de direcciones para habilitar/dehabilitar
integrados cada vez que se hace un acceso.

 Expansión del ancho de los datos

 Se pueden leer o escribir palabras mas grandes ( multiples bytes ) en
un solo ciclo de acceso.
 Un dato está formado por varias localidades de distintos integrados,
que comparten la misma dirección interna.

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 Arreglos y expansión de Memoria

Espansión en Direcciones Espansión en Ancho de Dato

b7 b0 b31 b24 b23 b16 b15 b8 b7 b0
0000 0000

Integrado(0) Integrado(3) Integrado(2) Integrado(1) Integrado(0)

0011 0011
0100

Integrado(1)
0111
1000

Integrado(2)
1011
1100

Integrado(3)
1111

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 Expansión en Direcciones a 4k x 8 con Memorias 6116 de 2k x 8
D0 – D7
A0 – A12
A0 – A10

A11 – A12
A0 D0
... ... ... ...
A10 D7
A Y0 WE
B Y1 OE 6116(0)
Y2 CS
CONTROL G Y3

. . . A CS de 6116(3)
74LS139 A0 D0
WR ... ... ... ...
OE A10 D7
WE
La capacidad total direccionable es OE 6116(1)
de 4K x 8. Direcciones de 0x000 a
CS
0x1FFF, donde:

- 6116(0) almacenará las direcciones A0 D0

de 0x0000 a 0x07FF.
- 6116(1) almacenará las direcciones
... ... ... ...
de 0x0800 a 0x0FFF. A10 D7
- 6116(2) almacenará las direcciones WE
de 0x1000 a 0x17FF.
OE 6116(2)
- 6116(3) almacenará las direcciones
de 0x1800 a 0x1FFF. CS
15
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...
 Expansion en Ancho de dato a 2k x 32 con 6116 de 2k x 8

D0 – D31
A0 – A10

A0 – A10
A0 – A10
A0 – A10
D24 – D31

D16 – D23

D8 – D15
A0 – A10

D0 – D7
A0 D0 A0 D0 A0 D0 A0 D0
... ... ... ... ... ... ... ...
A10 D7 A10 D7 A10 D7 A10 D7
WE WE WE WE
OE 6116(3) OE 6116(2) OE 6116(1) OE 6116(0)
CS CS CS CS

WR

OE

CS

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Ejemplo de Conexionado INTEL

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Memorias y arreglos complejos
 Para arreglos grandes de Memoria Principal se usa RAM
Dinámica (DRAM). Tipos:
 EDO – RAM: Usa Latches para guardar información cercana a la lectura
actual (típicamente 256 bits), eliminando esperas en accesos
secuenciales.

 SDRAM: DRAM síncrona. Trabaja con una señal de reloj permitiendo

transferencias de bloques de datos, típicamente de 32 bytes.
 Cada lectura de DRAM equivale a 3 ciclos de reloj (típico).
 32 lecturas secuenciales en DRAM tardan 32 x 3 = 46 ciclos.
 32 lecturas secuenciales en SDRAM tardan 3 + (1 x 32 ) = 36 ciclos.

 DDR-SDRAM: DRAM síncrona de tasa Dual de Datos (Dual Data rate):

igual que la SDRAM, pero permite accesos en ambos flancos del reloj
(subida y bajada).

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Memorias Complejas: DDR-SDRAM Micron MT46V de 512 Mbits

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Memorias Complejas: DDR-SDRAM Micron MT46V de 512 Mbits

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Arreglos : DIMM MT18VDDF12872
128M x 4 128M x 4

128M x 4 128M x 4

La versión de 1Gbyte consiste en 18

Integrados MT46V, c/u de 128M x 4, 128M x 4 128M x 4
mas circuitos de soporte de Reloj,
Registros y otros.
128M x 4 128M x 4

128M x 4 128M x 4

128M x 4 128M x 4

128M x 4 128M x 4

128M x 4 128M x 4

128M x 4 128M x 4

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Entrada y Salida
 La Entrada y Salida es necesaria para la interacción con el
exterior:
 Procesador ↔ Usuario Humano (Teclados, visualizadores, actuadores, etc.)
 Procesador ↔ Otros equipos (Otros Computadores, Impresoras,
Almacenamiento externo, etc.).

Computador
Dirección
Dirección

Datos
Datos Memoria
Memoria

Control
Control Dispositivo
Procesador
Procesador o equipo externo
•Monitor
Dispositivos
Dispositivos
Mecanismo
Mecanismo •Teclado
de
de Entrada
Entrada // Interconexión
Interconexiónaa
de
de acceso
acceso dispositivo
•Impresora
Salida
Salida dispositivoexterno
externo
interno
interno •Otro Computador
(periférico)
(periférico) •Actuador Industrial
•Sensores

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Entrada / Salida Mapeada en Memoria
0000
• Comparte el Espacio de direcciones
Memoria RAM de la memoria.
• No hay instrucciones especiales
0011 para acceder a la Entrada / Salida, ni
0100
lineas.
Entrada / Salida
• Una instrucción de E/S podría ser:
0111
1000
mov 0x005 → 0x101 ; Salida
mov 0x102 → 0x005 ; Entrada

• Se minimiza la circuitería extra para

Memoria RAM la señalización de Entrada / Salida.

• Ejemplo: MC68HC908GP32
1111

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 Entrada / Salida Aislada
0000 000
• Espacio de direcciones especial.
• Instrucciones especiales.
Entrada / Salida
• Una instrucción de E/S podría ser:
111 OUT 0x005 → 0x005 ; Salida
IN 0x006 → 0x006 ; Entrada

Memoria RAM
• Se deben usar señales especiales
de control (no las de memoria)
activadas por las instrucciones.

• Ejemplo: Procesadores INTEL X86

1111

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Entrada / Salida mapeada: Implementación Básica.

D0 a D7
74LS244
1Y1 1A1

Buffer de 3 estados
A0 A0 D0
1Y2 1A2

Memoria 16x8
A1 A1 D1
A2 D2 1Y3 1A3
A2
A3 D3 1Y4 1A4
A3
D4 2Y1 2A1
A4
D5 2Y2 2A2
WE
OE D6 2Y3 2A3
CS D7 2Y4 2A4
2G 1G

Puerto (0)
Procesador A Y0 Puerto (1) 74LS374
que direcciona B Y1 Puerto (2) D0 Q0
32 bytes (25) Y2 Puerto (3) D1 Q1
G Y3 D2 Q2
D3 Q3

Biestable
74LS139
D4 Q4
D5 Q5
Direccionamiento: 00000 a 11111 D6 Q6
Memoria RAM: 00000 a 01111 (16 bytes) D7 Q7
Entrada/Salida: 10000 a 10011 (4 E/S) OC CLK
Indefinida en circuito: 10100 a 11111

El puerto(0) es entrada y tiene dirección 10000

El puerto(1) es salida y tiene dirección 10001 GND

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Entrada / Salida Aislada: Implementación Básica.

D0 a D7
74LS244
1Y1 1A1

Buffer de 3 estados
A0 A0 D0
1Y2 1A2

Memoria 16x8
A1 A1 D1
A2 D2 1Y3 1A3
A2
A3 D3 1Y4 1A4
A3
D4 2Y1 2A1
D5 2Y2 2A2
WE
OE D6 2Y3 2A3
CS D7 2Y4 2A4
2G 1G

Puerto (0)
A Y0 Puerto (1) 74LS374
IO / M B Y1 Puerto (2) D0 Q0
Y2 Puerto (3) D1 Q1
G Y3 D2 Q2
D3 Q3

Biestable
74LS139
Procesador D4 Q4
D5 Q5
que direcciona Direccionamiento: 0000 a 1111 D6 Q6
16 bytes (25) Memoria RAM: 0000 a 1111 (16 bytes) D7 Q7
Entrada/Salida: 0000 a 0011 (4 puertos) OC CLK
Indefinida en circuito: 0100 a 1111

El Puerto(0) es entrada y tiene dirección 0000

El Puerto(1) es salida y tiene dirección 0001 GND
...
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Entrada / Salida: Módulos Programables
 Permiten flexibilizar la programación en el uso de E/S.
 Circuitos menos discretos.
 Un solo integrado puede cumplir multiples funciones
programables.
 Se construyen directamente adaptados al conexionado de
buses del computador.

 Ejemplos:
 Interfaz de periféricos 82C55A.
 Controlador de Interrupciones 82C59A.
 Interfaz de teclado/pantalla 8279
 Temporizador programable 8254
 Módulos periféricos del MC68HC908GP32.

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Entrada/Salida: Dispositivos programables

Conexionado Organización Interna general

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Dispositivos de E/S programables: 82C55A

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Entrada / Salida: programación
 Entrada / Salida Programada
 El programa en el procesador se encarga de todas las tareas de E/S.
 El programa explícitamente transfiere los datos, configura los dispositivos, y les
pregunta periódicamente por el estado y datos de los mismos.
 Desvantajoso dado que el procesador es mucho mas veloz que los dispositivos
de E/S, de modo que la espera por programa representa ineficiciencia.

 Entrada / Salida por interrupción

 El programa sólo configura el dispositivo de E/S y transfiere datos E/S a
registros o Memoria, pero no pregunta por la operación del mismo, pues le será
avisado por medio de una interrupción.
 Los dispositivos de E/S generan interrupciones una vez que tienen datos listos
para el programa ó han culminado una operación ordenada por el programa.

 Entrada / Salida por Acceso Directo Memoria (DMA)

 El programa sólo realiza configuraciones y da órdenes de E/S. No se encarga de
la transferencia de datos E/S  Memoria. De esta transferencia se encargan
dispositivos especiales llamados Controladores de DMA, como el 8237A de
Intel.

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Entrada/Salida: programación

E/S Programada E/S por interrupción E/S por DMA

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Entrada/Salida: programación

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Entrada/Salida por interrupciones

Ejemplo de uso del 82C55A

para E/S para el uso con un
programa con E/S por
interrupciones.

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Entrada/Salida por Interrupciones

Memoria Principal Memoria Principal

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Entrada/Salida usando DMA

Universidad Simón Bolívar 35

Entrada/Salida usando DMA

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