Electrónica Digital

BOLILLA N°6 MAQUINA DE ESTADO

• Máquina de estado sincrónicas.
• Maquina de Mealy y Moore.
• Análisis y diseño de maquinas de estado sincrónicas.
• Cálculo de retardos de tiempos en FSM
 Retardos en Máquinas de Estado

Un parámetro muy importante en los circuitos secuenciales en

general, y en las máquinas de estado en particular, es conocer cual
es la máxima frecuencia de la señal de sincronismo, que permite
que el circuito funcione correctamente.

La máxima frecuencia de trabajo está limitada por el retardo que

aparece en los distintos componentes del circuito. Para poder
determinar la frecuencia máxima de funcionamiento hay que
analizar los retardos presentes en el circuito.
Retardos en Máquinas de Estado
Retardos en Máquinas de Estado

Fmax= 1/Tmin
Para conocer la frecuencia máxima de trabajo, hay que analizar el retardo de los FF y
el circuito que define el estado próximo. ( mas retardos de ruteo)

Vamos a considerar
que la entrada X
está sincronizada
con el clk
 Retardos en Máquinas de Estado
La frecuencia máxima de trabajo será la inversa del tiempo min entre dos flancos
sucesivo del clk Fmax=1/Tmin

El tiempo mínimo será igual a la suma de el Tcq + Ts + Tlogica_max + Truteo

Donde Tlogica_max es el mayor retardo de la lógica entre cualquier salida de un FF y

la entrada de cualquier otro FF. Si por ahora despreciamos el tiempo de ruteo

Tmin = Tcq +Ts

+Tlogica_max

Aquí no se han considerado los retardos que se producen en las conexiones entre
componentes(tiempos de ruteo) que pueden ser del orden ( o mayores ) que los de las
compuertas, latch o flip-flop’s
 Retardos en Máquinas de Estado
Otro retardo importante es el tiempo que demora una señal de salida en actualizar su
valor desde que llega el flanco del clock Tcs

Tcs = Tcq +Tlogica_max_salida +

Truteo
 Frecuencia máxima de trabajo

Tmín = TCQ + Tdf + TSu

Fmáx = 1/ Tmín

Aquí no se han considerado los retardos que se producen en las conexiones entre componentes
(tiempos de ruteo) que pueden ser del orden ( o mayores ) que los de las compuertas, latch o flip-flop’s
 EJEMPLO

TCQ = 10 ns
TOR = 5 ns
TCQ =10ns
TOR = 5 ns
TAND = 4 ns
TNOT = 3 ns
TXOR = 6 ns
Tsu = 4 ns
THold = 1 ns

1. Calcular la frecuencia máxima de trabajo. Suponer tiempos de ruteo iguales a cero

2. Indicar cual es el tiempo de respuesta de la señal de salida Tcs
 EJEMPLO
TCQ = 10 ns
TOR = 5 ns
TCQ =10ns
TOR = 5 ns
TAND = 4 ns
TNOT = 3 ns
TXOR = 6 ns
Tsu = 4 ns
THold = 1 ns

Tmin = Tcq +Tlogica_max +Ts = 10 ns + Tlogica_max + 4

ns
Tiempos entre salida FF y entrada FF
Td11= Tand1 +Tor = 4 ns +5 ns = 9 ns
Td12 =Tor = 5 ns
Td21 = Tand1 +Tor +Tnot + Tand2 = 4 ns +5 ns + 3 ns + 4ns = 16 ns
Tmin = Tcq +Ts +Tlogica_max= 10 ns + 4 ns + 16 ns = 30 ns
Fmax=1/30 ns= 33.33 MHz

Para calcular el punto 2 solo hay que sumar Tcq +Txor ya que la única salida
tienen una compuerta xor con sus entradas conectada s a la salida de los FFs

Tcs= Tcq +Txor = 10 ns +6 ns = 16 ns

Tmín = TCQmáx + Tdfmáx + TSu
Thold < TCQmín + Tdfmín

TCSmáx = TCQmáx + TGmáx

 EJEMPLO

TCQmáx = 10 ns
TCQmín = 6 ns
TORmáx = 5 ns
TORmín = 3 ns
TANDmáx = 4 ns
TANDmín = 3 ns
TNOTmáx = 3 ns
TNOTmín = 2 ns
TXORmáx = 6 ns
TXORmín = 4 ns
TSUmín = 4 ns
THoldmín = 1 ns

1. Dibujar el diagrama de tiempo para cada una de las salidas de los componentes del
circuito para un ciclo de reloj.
2. Calcular la frecuencia máxima de trabajo.
3. Indicar cual es el tiempo de respuesta de la señal de salida Tcs
4. Cuanto tiempo como mínimo, la señal S esta estable.
5. Si se quiere que la señal de salida este estable al menos 50 ns ¿Cual es la
frecuencia máxima que puede tener el CLK?
 Tclk
1-Dibujar el diagrama de tiempo para cada una
de las salidas de los componentes del circuito
para un ciclo de reloj CLK
TCQmax
TCQmin

FLIP-FLOPS

TANDmin TANDmax

AND1

TORmin TORmax

OR
alcular la frecuencia máxima de trabajo.
mín = TCQmáx + 2 x TANDmax +
TNOTmin TNOTmax
TORrmáx + TNOTmáx + TSU

empo de respuesta de la salida. NOT

CSmín = TCQmín + Txormín

TANDmin TANDmax Tsetup
CSmáx = TCQmáx + Txormáx
AND2
4- Tiempo mín de la salida estable.
TS est mín = Tclk –(TCSmáx – TCSmín) TXORmin

S
5- Tclk para TS est min = 50 ns
Tclk = TS est mín +(TCSmáx – TCSmín) TXORmax
Tclk = 50 ns +(TCSmáx – TCSmín)