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MICROELECTRÓNICA

Diseño y fabricación
MsC. Luz Adanaqué Infante
CONTENIDO DEL CURSO

1. Técnicas de diseño y fabricación.


1. Diseño/
fabricación
2. Modelamiento de circuitos integrados.
2. Modelamiento
3. Métodología de Test y verificación.
3. Test/Verificación

4. Introducción a los nanomateriales. 4. Nanomateriales

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SUMARIO

1. •Clases
Flujo de diseño. y participativas.
presenciales

2. •Puntualidad
Fabricaciónydetrabajo
un ASIC.
en equipo en evaluaciones y entrega de trabajos.

3. •Uso de referencias
Costos asociados. bibliográficas.

4. Cuatro evaluaciones: Desempeño académico y resolución de problemas.


• Estilos de diseño

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INTRODUCCIÓN

¿Qué es un ASIC?
Tecnología
1. Clases presenciales y participativas. Procesos que se
aplican a una
Es un circuito integrado de oblea
2.aplicación específica.
Puntualidad y trabajo en equipo en evaluaciones y entrega de trabajos.
No está hecho para propósitos
Tecnología
generales.
3. Uso de referencias bibliográficas. Reglas de diseño
+
Parámetros
4.Ejemplos:
Cuatro evaluaciones: Desempeño académicoeléctricos.
y resolución de problemas.

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ETAPAS DE DISEÑO DE UN ASIC

1. Especificaciones del sistema:


a) Especificaciones del circuito en términos de velocidad y consumo.
1. Clases presenciales y participativas.
b) Tiempo del producto en el mercado.
c) Compromiso
2. Puntualidad entreenel equipo
y trabajo númeroendeevaluaciones
ASICs y el número de Celdas
y entrega estándar usados.
de trabajos.

3.2.Uso de referencias
Descripción bibliográficas.
funcional:
Layout
4. Cuatro evaluaciones: Desempeño académico y resolución de problemas.
Vectores de test.
Tipo de encapsulado.

3. Fabricación de los chips:

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CARACTERÍSTICAS DEL DISEÑO
1. Complejidad:
DESARROLLO DE UN
Especificaciones
SISTEMA ELECTRÓNICO funcionales Restricciones:
1. Clases presenciales y participativas. - velocidad
- consumo
Los transistores que están - I/O
- superficie..
dentro de los ASICs deben Definición de
Decisión tecnología
y alternativa de
2.dimensionarse,
Puntualidad y trabajo en equipo en especificaciones.
evaluaciones y entrega de trabajos. diseño

Qué tecnología usar


interconectarse y ubicarse Estudios de factibilidad
3.enUso la superficie bibliográficas.
de Si Viabilidad técnica
de referencias
disponible. Tiempo
de Estudios de mercado
Diseño de la electrónica diseño COSTES
4. Cuatro evaluaciones: Desempeño académico y resolución
del ASIC a nivel de de problemas. Stocks

máscaras Fechas entrega


Técnicas de diseño de alto Riesgo de
re-diseño

nivel (diseño jerárquico) Viabilidad económica

Herramientas de software. FABRICACIÓN

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CARACTERÍSTICAS DEL DISEÑO

2. Costos de los eventuales re-diseños:


DESARROLLO DE UN
1. Clases presenciales y participativas. SISTEMA ELECTRÓNICO
El costo de un ASIC es elevado, se
Definición de
2.debe asegurar
Puntualidad y trabajo enel equipobuen
en evaluaciones y entrega de trabajos.
especificaciones.
funcionamiento del circuito antes de Qué tecnología usar
enviar a fabricación las máscaras. Estudios de factibilidad
3. Uso de referencias bibliográficas.
Diseño de la electrónica
del ASIC a nivel de
4.El Cuatro
re-diseño puede costar
evaluaciones: casi
Desempeño igual
académico y resolución
máscaras de problemas.
que la fabricación desde cero de un
nuevo ASIC.
FABRICACIÓN

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CARACTERÍSTICAS DEL DISEÑO

a) Buenas prácticas en el diseño: Buenas prácticas en el diseño


1. ClasesUso intensivo de
presenciales herramientas CAD : Evitar errores en el diseño.
y participativas.
Repetitividad: Diseños modulares.
Regularidad:
2. Puntualidad Patrones
y trabajo de conexión
en equipo muy regulares.
en evaluaciones y entrega de trabajos.

3.b)Uso de referencias
Detección bibliográficas.
y corrección de fallos
Herramientas de verificación dinámica (Respuesta del circuito a las entradas)
4. Cuatro evaluaciones: Desempeño académico y resolución de problemas.
Herramientas de verificación estática (Coherencia layout vs schematic)

c) Diseño de circuitos tolerantes a fallos


Costo de tener un equipo confiable (aplicaciones biomédicas, aeroespaciales)

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CARACTERÍSTICAS DEL DISEÑO
3. Testeabilidad

1. Clases presenciales y participativas.


El diseño no debe ser sólo correcto, sino que los chips deben ser testeables antes de
su puesta en equipo.
2. Puntualidad y trabajo en equipo en evaluaciones y entrega de trabajos.

Debido al nivel de integración, es cada vez más complicado acceder a un chip y


3. Uso de referencias bibliográficas.
testearlo, actualmente se le trata como una caja negra, y se le envían señales a través
de entradas externas, para comprobar que las salidas obtenidas son correctas.
4. Cuatro evaluaciones: Desempeño académico y resolución de problemas.

Esta comprobación se vuelve complicada además porque hay pocos pines y muchos
transistores. Entonces se agrega más arquitectura, y el circuito crece.

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DISEÑO ELECTRÓNICO DEL ASIC

Diseño funcional Estrategia de test Selección del encapsulado

Diseño de alto nivel


Generación de los vectores de reset. Selección del encapsulado
Simulación
Asignaciones pin-pad
Generación del layout Simulación de los vectores de test y
simulación para el test Verificaciones
Verificación

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DISEÑO ELECTRÓNICO DEL ASIC
a) Diseño de alto nivel

1. Clases presenciales y participativas.


• Incluye los procesos necesarios para generar el layout y posteriormente las máscaras.
2.• Diseño del circuito
Puntualidad a nivel
y trabajo lógicoen
en equipo y eléctrico (digital/analógico
evaluaciones y entrega de otrabajos.
mixto)
• Se parte de un diseño a grandes bloques, se refinan hasta el nivel transistor.
3.• La de
Uso simulación permite
referencias perfilar el diseño, las herramientas que trabajan “sobre la
bibliográficas.
marcha”, son muy útiles.
4.• Cuatro
Esta necesidad ha acompañado
evaluaciones: la evolución
Desempeño académico de las herramientas
y resolución CAD
de problemas.
• Existen dos aproximaciones, la clásica y la actual.

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DISEÑO ELECTRÓNICO DEL ASIC

b) Simulación
El correcto funcionamiento del circuito capturado anteriormente se comprueba
realizando simulaciones. Los simuladores pueden ser:

Simuladores eléctricos: Simuladores lógicos: Simuladores funcionales:

A nivel circuito. A nivel de transistor. Estructuras de datos y de


Tensión en cada nodo. Estado de cada nodo (0 o 1) control.
Corriente en cada rama. Simulación rápida. Modelado de la estructura.
Lentos - Buena precisión. Baja precisión Modelado del funcionamiento.

Circuitos analógicos Circuitos digitales Simulación comportamental

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DISEÑO ELECTRÓNICO DEL ASIC
c) Layout o dibujo de las máscaras
Posterior a la comprobación del buen funcionamiento del circuito.
1. Clases presenciales y participativas.
Dibujo de layers para descripción de máscaras.
2. Puntualidad y trabajo en equipo en evaluaciones y entrega de trabajos.
En los FPGAs no se necesitan máscaras, el proceso consiste en la definición de
todos los elementos programables del chip, y la configuración de los
3. Uso de referencias bibliográficas.
dispositivos e interconexiones.
4. Cuatro evaluaciones: Desempeño académico y resolución de problemas.
d) Verificaciones
Una vez dibujado el layout se pasan filtros de comprobación.
Placement & Routment : Geometría de las pistas, estimación de tiempos de
respuesta del circuito.

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DEFINICIÓN DE LA ESTRATEGIA DE TEST

Permite comprobar las unidades que se


fabricarán.
1. Clases presenciales y participativas.
Se miden los efectos del material sobre los
parámetros eléctricos y temporales de los
2.circuitos
Puntualidad y trabajo
obtenidos, en equipo en evaluaciones y entrega de trabajos.
como:

FLUJO DE DISEÑO
• Tensión umbral.
3. Uso• de referencias
Niveles lógicos.bibliográficas.
• Frecuencia máxima de funcionamiento.
4. Cuatro evaluaciones:
• Tiempos Desempeño académico y resolución de problemas.
de setup.
• Tiempos de retardo.
Se necesita el layout del C.I.
Un conjunto de vectores de test.

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PARÁMETROS TEMPORALES

1
=4
2 6 t=0 1 2 3 4 5

t=1 7 8

3 7 9
=1 =1
t=2

4 t=3

t=4 6
8
5 t=5 9
=1 ...

16.a: Circuito 16.b: Cola de eventos

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SELECCIÓN DEL ENCAPSULADO

• Depende del número de entradas y salidas del circuito.


1.• Clases presenciales
Consumo y participativas.
de potencia.
• Tamaño y restricciones de espacio.
2.• Puntualidad y trabajo
El encapsulado es un en equipo
costo en evaluaciones y entrega de trabajos.
recurrente.

3. Uso de referencias bibliográficas.


¿Qué tipos de encapsulados existen?
4. Cuatro evaluaciones: Desempeño académico y resolución de problemas.

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APROXIMACIÓN CON LOS LENGUAJES DE DESCRIPCIÓN DE HARDWARE

El flujo de diseño actual es el denominado top - down. Uso de lenguajes de Niveles:


descripción de - Arquitectura.
1. Clases presenciales y participativas. hardware y - RTL.
A partir del general se definen las especificaciones. simuladores multi - - Lógico
nivel
2. Puntualidad y trabajo en equipo en evaluaciones y entrega de trabajos.
La primera etapa de simulación, conocida como
funcional, es donde se dan las especificaciones la

APROXIMACIÓN ACTUAL
3. Usoy de
función referencias bibliográficas.
el entorno. Nivel:
Físico

4. laCuatro
En evaluaciones:
segunda etapa se da Desempeño académico
el refinamiento gradualy resolución de problemas.
(diseño de alto nivel), que se realiza hasta alcanzar un
nivel arquitectural o RTL (transferencia de registros) en
sistemas digitales.

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ETAPAS DE UN LENGUAJE DE DESCRIPCIÓN DE HARDWARE
1. Descripción del circuito (VHDL)
2. SIMULADORES
 Eléctricos, temporales, lógicos, mixtos, multinivel, de comportamiento, C++ based
 Post-layout
 Simuladores para test
3. SÍNTESIS
 Generadores de layout
 Placement&Routing (ubicación y conexionado)
4. VERIFICACIÓN ESTÁTICA
 Design rules checkers (DRCs)
 Extractores de parámetros eléctricos
 Identificadores de caminos críticos

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RESUMEN
Existen las siguientes etapas en la síntesis comportamental:
• Síntesis a nivel de transferencia de registros:
1. Clases presenciales y participativas.
Elementos dememoria y ecuaciones lógicas de funcionamiento de circuito.
• Síntesis lógica: Optimiza las implementación de las ecuaciones lógicas:
2. Puntualidad y trabajo en equipo en evaluaciones y entrega de trabajos.
Minimización de funciones, asignación y reducción de estados, etc.
3. •UsoImplementación
de referencias de las ecuaciones sobre celdas (mapeo tecnológico)
bibliográficas.

4. Una
Cuatro
vezevaluaciones: Desempeño
obtenida la netlist (listaacadémico y resolución
de componentes de problemas. se siguen los
e interconexiones)
mismos pasos que en la aproximación clásica:

• Layout - verificaciones - selección del encapsulado.

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DEFINICIÓN DE FUNCIONES LÓGICAS
nodo 1 nodo 2
R2
i1 i3 i5

rama 3
i2 i4

rama 4

rama 5
rama 1

rama 2
R1

sistema de ecuaciones variables


i1 (t ), i2 (t ), i3 (t ), i4 (t ), i5 (t ) : corrientes en ramas
i1  i2  i3  0 v1 (t ), v2 (t ) : tensiones en nodos
i4  i5  0
v1  i1  R1
v1
i2  I 2  (e VT
 1)
v1  v1  i3  R3
v2
i4  I 4  (e VT
 1)
i5   I

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HERRAMIENTAS DE AYUDA EN EL DISEÑO DE C.Is

1. Captura de esquemas / VHDL


1. Clases presenciales y participativas.

2. Simuladores (herramientas de verificación dinámica)


2. Puntualidad y trabajo en equipo en evaluaciones y entrega de trabajos.
Eléctricos / lógicos / Mixtos / Multinivel.
Post Layout
3. Uso de referencias bibliográficas.

3. Place and Route (technology mapping)


4. Cuatro evaluaciones: Desempeño académico y resolución de problemas.

TEST
1. Generadores de vectores de reset (ATPGs)
2. Simuladores de fallos

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LIBRERÍA DE CELDAS

1) Celdas básicas
1.Celdas
2) Clases presenciales
programables y participativas.
(macroceldas)
• Registros, contadores, ...
• PLAs
2. Puntualidad y trabajo en equipo en evaluaciones y entrega de trabajos.
• Memorias
• Data-paths
3. Uso de referencias bibliográficas.
• Concepto de IPs
3)
4.Pads
Cuatro evaluaciones: Desempeño académico y resolución de problemas.
• Entrada
• Salida
• Bidireccionales
• De alimentación y tierra

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LIBRERÍA DE CELDAS

x
x y z
Símbolo:
1. Clases presenciales y participativas. celdas
y

Nombre: Inv(in:x, out:y) Nand2(in1:x, in2:y, out:z) a


2. Puntualidad y trabajo en equipo en evaluaciones y entrega de trabajos.
filas

3. Uso deLayout:
referencias bibliográficas.
a a
......

4. Cuatro evaluaciones: Desempeño académico y resolución de problemas.

l l ubicación en filas de
celdas

Ejemplo de dos celdas de librería, un inversor y una puerta NAND

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PARÁMETROS A CONSIDERAR EN EL DISEÑO

1. Clases presenciales y participativas.

2. Puntualidad y trabajo en equipo en evaluaciones y entrega de trabajos.

Dimensiones
3. Uso de referencias bibliográficas.

4. Cuatro evaluaciones: Desempeño académico y resolución de problemas.


Puertos E/S

Parámetros temporales

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PARÁMETROS A CONSIDERAR EN EL DISEÑO

1. Clases presenciales y participativas.


Industriales Militares

2. Puntualidad y trabajo en equipo en evaluaciones y entrega de trabajos.


Vdd Nominal ±10% Nominal ±10%
3. Uso de referencias bibliográficas.

T De –40ºC a 85ºC De –55ºC a 125ºC


4. Cuatro evaluaciones: Desempeño académico y resolución de problemas.

Proceso Lento, rápido Lento, rápido

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LIBRERÍA DE CELDAS
Si la capacidad del nodo de interconexión es de 2 pF, la capacidad total conectada a la salida de la puerta X será:

1. Clases presenciales y participativas.


1 CX  0,82  2  0,050  0,048  0,050  2,97 pF
X
....
2. Puntualidad y trabajo en equipo en evaluaciones y entrega de trabajos.
.... Capacidad puerta 1 puerta 2 puerta 3
2 del nodo de
salida de la
3. Uso de referencias
.... bibliográficas. puerta X
3
El tsubida de la puerta X en condiciones típicas es:
4. Cuatro evaluaciones:
.... Desempeño académico y resolución de problemas.
tlh  0,14  1,18  (2  0,050  0,048  0,050)  2,67ns.

Se toma el dtplh desde la entrada dt Capacidad extra debida al


A a la salida por ser el peor plh conexionado y a los nodos de
tiempo de respuesta entrada de las puertas atacadas

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DISEÑO EN GATE ARRAY

Conexión de fusibles para


programar caminos (path) que
transporten el valor lógico
deseado.

Gnd

x1 x2 x3 x4 f1 f2 f3 f4

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MACROCELDAS
Diodos de proteccion
1) PADS DE ENTRADA Pull-up

• CMOS / TTL compatibles Vdd


• Protección a sobretensiones
PAD Entrada al circuito

• Pull-up / pull-down
Pull-down
Gn
2) PADS DE SALIDA d

3) PADS BIDIRECCIONALES

4) PADS DE ALIMENTACIÓN Y TIERRA

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MACROCELDAS

PADS interconectados a nivel


layout.

…..…
pista de
alimentacion….

pista de tierra …..…

…………

PAD Gnd PAD Vdd

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MACROCELDAS

• Alimentación del anillo de pads vs core.

• Alimentación circuitería digital y


analógica. celdas de librería
colocadas en filas

• Número de parejas Vdd-Gnd.

• Distribución de las parejas Vdd-Gnd

Puntos por donde pasa una mayor densidad de corriente.


Son los más susceptibles a fenómenos de electromigración

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EJERCICIO

Respecto al circuito que aparece en la figura:

1. Explica su funcionamiento.

2. Detecta los errores y las malas prácticas de


diseño.

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