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DISEÑO DE LA LAYOUT CMOS

Ing. Amparo Meythaler N.

Introducción

 Las reglas de diseño en la
construcción dan
especificaciones de
medidas, espaciado entre
objetos, la unidad
fundamental es la anchura
mínima de línea, la cual es la
dimensión mínima de la
máscara que puede ser
transferida con seguridad al
material semiconductor, esta
puede variar entre procesos
y empresas

REGLAS DE DISEÑO ESCALABLES
las cuales están en función de un
único parámetro llamado , el
cual permite que el cambio de
escala se modifique a partir de
este parámetro obteniendo una
escalamiento lineal de todas las
dimensiones

Las cuales obtendremos únicamente
valores absolutos, generalmente se
toma el valor de 2, del cual su
desventaja es el rango corto, lo cual
produce una variación no lineal

Un conjunto completo
de reglas de diseño está
compuesto de un
conjunto de capas,
relaciones entre los
objetos situados en la
misma capa y las
relaciones entre los
objetos situados en
capas distintas.

Una o más capas de polisilicio Regiones de Serie de difusión capas de interconexión (n y p) metálica Capa es el conjunto de Capas de Sustratos y/o máscaras contactos y pozos que se utilizan vías en CMOS REPRESENTACIÓN DE CAPAS .

de los cuales cada uno está asociado a una determinada capa. La funcionalidad del circuito está determinada por la elección de las capas. Una disposición (layout) está compuesta por una combinación de polígonos. .

 Todas las distancias se expresan en 𝜇𝑚. RESTRICCIONES INTRACAPA Un primer conjunto de reglas define:  Las dimensiones mínimas de los objetos de cada capa.  Los espaciados mínimos entre objetos situados en la misma capa. .

lo que requiere cierta práctica. . Para poder comprender la disposición física de los elementos es preciso traducir la imagen bidimensional del dibujo que muestra dicha disposición física a la realidad tridimensional del dispositivo real. RESTRICCIONES INTERCAPA Las reglas entre capas tienden a ser más complejas. Debido a sus múltiples capas.

REGLAS DE TRANSISTOR Un transistor se forma mediante el solapamiento de la capa activa y la capa de poli silicio. .3 𝜇𝑚 (la anchura mínima de la difusión).24 𝜇𝑚 (la anchura mínima del polisilicio)  Su anchura es de al menos 0.  La longitud mínima de un transistor es de 0.

deben por tanto evitarse los cambios excesivos entre capas de interconexión .44 𝜇𝑚 x 0.14 𝜇𝑚 más allá del área del agujero de contacto. Esto hace que el área mínima de un contacto sea de 0. relleno de metal. entre las dos. REGLAS DE CONTACTOS Y VÍAS Los contactos (que forman una interconexión entre la capa metálica y la capa de poli silicio) se forman solapando las dos capas de interconexión y proporcionando un agujero de contacto.3 𝜇𝑚  Tamaño mínimo de las capas de polisicilicio y de difusión al menos 0.  Tamaño mínimo del agujero de contacto es de 0. ¡Esta área es mayor que las dimensiones de un transistor de tamaño mínimo! A la hora de efectuar el rutado.44 𝜇𝑚.

debe proporcionarse una región de difusión p+. es importante que las regiones de pozo y de sustrato estén adecuadamente conectadas a las tensiones de alimentación. . lo que pudiera conducir a efectos parásitos devastadores. un camino resistivo entre el contacto de sustrato de los transistores y los raíles de alimentación. como el latchup. CONTACTOS DE POZO Y DE SUSTRATO  Para garantizar la robustez en el diseño de circuitos digitales. Es recomendable proporcionar numerosos contactos de sustrato (pozo) distribuidos por toda la región. Para establecer un contacto óhmico entre un rail de alimentación implementado en metal. aparecería. Esto se consigue mediante la capa de selección que invierte el tipo de difusión. y un material de tipo p.  Si esto no sucediese.

INTERCONEXIÓN DE VÍAS  Durante mucho tiempo los cables de interconexión en chip se consideraban sólo para casos especiales o cuando se realizaban análisis de alta precisión.  Debido a la introducción de tecnologías de semiconductores ultrasubmicra se están dando rápidos cambios en esta área.  Las pistas comienzan a dominar algunas métricas tales como la velocidad. consumo de energía y confiabilidad.  Es esencial un análisis cuidadoso y en profundidad del papel y el comportamiento del cable de interconexión en una tecnología de semiconductores. .

resistivos e inductivos. . Los procesos de última generación ofrecen capas múltiples de aluminio y al menos una capa de poli silicio  Las capas n + o p + fuertemente dopadas se pueden emplear para propósitos de cableado  Estos cables aparecen en los diagramas esquemáticos de circuitos electrónicos como líneas simples sin ningún impacto aparente en el rendimiento del circuito.  Las pistas de hoy en día forma una geometría compleja que introduce parásitos capacitivos.

que afecta la fiabilidad del circuito.  Una introducción de fuentes de ruido extra. EFECTOS DE LOS TRES PARÁSITOS EN EL COMPORTAMIENTO DEL CIRCUITO  Un aumento en el retardo de propagación. . equivalentemente. o. una caída en el rendimiento.  Un impacto en la disipación de energía y la distribución de energía.

 Se puede realizar un diseño de forma conservadora e incluir todos estos efectos parasitarios en su proceso de análisis y optimización del diseño. en lugar de ser una búsqueda inteligente y enfocada. .  Pero un modelo "completo" es abrumadoramente complejo y sólo es aplicable a topologías muy pequeñas  Por lo que es inútil para los circuitos integrados actuales con sus millones de nodos de circuito  Tener en cuenta los posibles efectos puede difuminar la imagen y transformar el proceso de diseño y optimalización en una operación de «prueba y error».

VISTAS DE LAS PISTAS CORRESPONDIENTES A UNA RED EN BUS Vista esquemática Vista física .

. Cada uno de los hilos en una red en bus conecta un transmisor con un conjunto de receptores y está implementa en forma de una cadena de segmentos de pista de diversas longitudes y geometrías. Suponga que todos los segmentos se implementan en una única capa de interconexión y que están aislados del sustrato de silicio y de otros segmentos por una capa de material dieléctrico.

MODELOS DE PISTAS (a) Tiene en cuenta la mayor parte de los parásitos .

MODELOS DE PISTAS (b)Sólo tiene en cuenta la capacitancia .

los elementos de circuito adicionales no están localizados en un único punto físico. Esta distribución se da cuando: 𝑙𝑜𝑛𝑔𝑖𝑡𝑢𝑑 𝑑𝑒 𝑙𝑎 𝑝𝑖𝑠𝑡𝑎 >>> 𝑎𝑛𝑐ℎ𝑢𝑟𝑎 . sino distribuidos para toda la longitud de la pista. En el modelos completos.

 Existen parásitos interpistas. .  Se pueden hacer simplificaciones sustanciales. que no estaban presentes en los esquemas originales.  Debido a que analizar el comportamiento de este esquema que sólo modela una pequeña parte del circuito. que crean efectos de acoplamiento entre las diferentes señales del bus. resulta muy lento y tedioso.

Se puede usar un modelo de sólo capacitancia cuando:  Los cables son cortos  La sección transversal del cable es grande  El material de interconexión utilizado tiene una baja resistividad.  Si los tiempos de subida y bajada de las señales aplicadas son lentos. . SIMPLIFICACIONES SUSTANCIALES Los efectos inductivos pueden ser ignorados :  Si la resistencia de la pista es lo suficientemente alta.

SIMPLIFICACIONES SUSTANCIALES La capacitancia entre cables puede ser ignorada y toda la capacitancia parásita puede ser modelada como capacitancia a tierra cuando:  La separación entre cables vecinos es grande  Cuando los cables sólo funcionan juntos por una corta distancia .

pueden aprovechar al máximo las características de un determinado proceso. REGLAS DE DISEÑO Reglas de diseño escalable: se basan en el parámetro λ que es el cambio de escala mínima dando como resultado un escaldo lineal de todas las dimensiones. Reglas de micra: expresan las reglas de diseño en dimensiones absolutas y. . por tanto.

El valor de lambda es de 𝝀 = 𝟎. . el cual permite que el cambio de escala se modifique a partir de este parámetro obteniendo un escalamiento lineal de todas las alimentaciones  Este término sirve para el diseño de la layout CMOS y para obtener valores absolutos de diseño. generalmente cuando se utiliza Lambda el valor de anchura mínima es de 2 𝝀.LAMBDA  Fue introducida por Mead-Conway. 𝟏𝟐𝟓 𝒖𝒎 . REGLA ESCALABLE .  Están en función de un único parámetro llamado lambda.

 La experiencia demuestra que las disminuciones no son uniformes.LAMBDA  No da buenos resultados para distancias inferiores a las micras. en este caso seria suficiente reducir el valor de lambda. .  Estas reglas permiten un cierto estado de escalamiento entre procesos diferentes. REGLA ESCALABLE . .

LAMBDA  Es un factor de corrección. . REGLA ESCALABLE .  En teoría permite trabajar con diseños independientemente del avance tecnológico. .  Un diseño que utilizase reglas Lambda en su descripción serviría para diferentes tecnologías.

Ejemplo Reglas basadas en Lambda .

Ejemplo Reglas basadas en Lambda .

EFECTO DE LA CAPACITANCIA EN LAS PISTAS CAPACITANCIA DE LAS PISTAS SE APROXIMA A: FLUJO DE CORRIENTE 𝜀𝑑𝑖 L 𝐶= 𝑤𝐿 𝑡𝑑𝑖 LINEAS DE CAMPO donde: w y L son ELÉCTRICO respectivamente la anchura y la longitud de la pista y tdi y Edi w representa el espesor de la capa DIELECTRICO de dieléctrico y su permitividad SUSTRATO .

EFECTO DE LA CAPACITANCIA EN LAS PISTAS C periférica Modelo mediante una pista cilíndrica cuyo diámetro es igual al espesor (H) 𝐶𝑝𝑖𝑠𝑡𝑎 = 𝐶𝑝𝑝 + 𝐶𝑝𝑒𝑟𝑖𝑓 Cpp w 𝑤𝜀𝑑𝑖 2𝜋𝜀𝑑𝑖 H 𝐶𝑝𝑖𝑠𝑡𝑎 = + 𝑡𝑑𝑖 log(𝑡𝑑𝑖 𝐻) .

EFECTO DE LA RESISTENCIA EN LAS PISTAS La R de la pista es proporcional a su longitud L e inversamente proporcional a la sección transversal A. 𝜌𝐿 𝑅= 𝑑𝑜𝑛𝑑𝑒 𝜌 𝑒𝑠 𝑙𝑎 𝑐𝑜𝑛𝑠𝑡𝑎𝑛𝑡𝑒 𝑑𝑒 𝑟𝑒𝑠𝑖𝑠𝑡𝑖𝑣𝑖𝑑𝑎𝑑 𝑑𝑒𝑙 𝐴 𝑚𝑎𝑡𝑒𝑟𝑖𝑎𝑙 (Ω. 𝑚) 𝐸𝑙 á𝑟𝑒𝑎 𝑡𝑟𝑎𝑛𝑠𝑣𝑒𝑟𝑠𝑎𝑙 𝑠𝑒 𝑙𝑎 𝑐𝑎𝑙𝑐𝑢𝑙𝑎 𝑐𝑜𝑚𝑜 𝐴 = 𝐻𝑤 𝜌𝐿 𝑒𝑛𝑡𝑜𝑛𝑐𝑒𝑠 𝑅 = 𝐻𝑤 𝜌 𝐴𝑙 𝑡é𝑟𝑚𝑖𝑛𝑜 𝑠𝑒 𝑙𝑙𝑎𝑚𝑎 𝑅𝐸𝑆𝐼𝑆𝑇𝐸𝑁𝐶𝐼𝐴 𝐿𝐴𝑀𝐼𝑁𝐴𝑅 𝑑𝑒𝑙 𝐻 𝑚𝑎𝑡𝑒𝑟𝑖𝑎𝑙 𝐿 (Ω / □) 𝑒𝑛𝑡𝑜𝑛𝑐𝑒𝑠 𝑅 = 𝑅 □ 𝑤 .

𝜋𝑓𝑢𝜌 𝑟(𝑓) = 2(𝐻 + 𝑤)  Donde u es la profundidad del material del dieléctrico circulante. . EFECTO DE LA RESISTENCIA EN LAS PISTAS  Cuando el circuito integrado trabaja a muy altas frecuencias aparece el fenómeno efecto peculiar.

. que gracias a las reglas e innovación de la tecnología en el mercado permite diseñar y producir circuitos a medida del usuario y una aplicación concreta. INFLUENCIA DE LA TECNOLOGÍA EN LAS REGLAS DE DISEÑO DE LAYOUT CMOS Layout es una herramienta geométrica.

 La herramienta Layout representa la tolerancia que asegura una alta probabilidad de fabricación correcta y en consecuencia de funcionamiento de los CIs. . INFLUENCIA DE LA TECNOLOGÍA EN LAS REGLAS DE DISEÑO DE LAYOUT CMOS Pueden considerarse como las especificaciones para preparar las máscaras que se emplean durante la fabricación de los circuitos integrados.

 Espacio mínimo: Las construcciones geométricas en la misma máscara. . y a veces en diferentes tienen que estar separadas un espacio mínimo. INFLUENCIA EN LA REGLA DE DISEÑO DE LA TECNOLOGÍA CMOS La unidad fundamental en la definición del conjunto de reglas de diseño son las siguientes:  La anchura mínima de línea: Hace referencia a la dimensión mínima de la máscara que puede ser transferida al material semiconductor.

tiene que haber un margen mínimo entre los extremos y lo que hay adentro. Elementos que componen el diseño Layout de acuerdo a las reglas . INFLUENCIA EN LA REGLA DE DISEÑO DE LA TECNOLOGÍA CMOS  Recinto mínimo: Cuando una capa encierra algo.

o Utilizar optimizaciones de estilo lógico. o Utilizar optimizaciones de arquitectura.  Se describen dos enfoques arquitectónicos clave para la computación programable con eficiencia energética: apagado predictivo y reducción de voltaje de alimentación impulsada por la concurrencia. ESTRATEGIAS DE DISEÑO DE BAJA POTENCIA  Por el avance de las nuevas aplicaciones que funcionan con baterías se ha ido incrementando las técnicas que reducen el consumo de energía en circuitos digitales CMOS.  Las técnicas para el funcionamiento de baja potencia se basan en: o Utilizan la tensión de alimentación más baja posible. .

La era sub-micrón comenzó en 1990 con la tecnología 0. En 2007.8um. La litografía expresada en um corresponde a los patrones más pequeños que se pueden implementar en la superficie del integrado.007um. Además. se espera que la litografía disminuya hasta 0. El Deep sub-micrón surgió desde en 1995 con la introducción de la litografía mejor que 0. . DISEÑO DEEP SUB-MICRON Se consideran 4 generaciones de la tecnología de circuitos integrados: micrón.1um. se muestra que la investigación siempre ha mantenido alrededor de 5 años antes de la producción en masa. Deep sub-micrón y ultra Deep sub-micrón.3um. También puede observarse que la tendencia hacia dimensiones más pequeñas se ha acelerado desde 1996. La tecnología ultra Deep sub-micrón se refiere a la litografía inferior a 0. sub-micrón.

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. o Transistor con fugas. o Capacitancia. o Escala de interconexión. o Inductancia. o Escalado de la tensión. o Resistencia. o Confiabilidad a corto y largo plazo. DESAFÍOS EN EL DISEÑO DEEP-MICRÓN .

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