SDFSDF

UNIVERSIDAD
NACIONAL
MAYOR DE SAN
MARCOS
Decana de Amrica
FACULTAD DE INGENIERA DE
SISTEMAS E INFORMATICA
ARQUITECTURA DE COMPUTADORAS
2016-II
Mg. JUAN CARLOS GONZALES
SUAREZ
Computadora Alambrada - Hardwired

Unidad de
Entrada
Circuito Secuencial
de Proceso y
Almacenamiento
Unidad de
Salida
Modelo de Von Newman

* Computador con
programa almacenado
Memoria
Principal
Unidad Central
de Proceso
* Implica dos ciclos o estados

en el procesamiento de ordenes.
F
Execute
Cycle
(Ejecucion)
Fetch cycle
(Busqueda)
Arquitectura de Computadoras
Mg. Juan Carlos Gonzales Surez
Bloques principales de una Computadora

ROM: UVPROM, FLASH-EPROM.
RAM: SRAM, DRAM, DDR.
Unidad de Memoria
Unidad de
Entrada
Teclado
Mouse
Lector de CD/DVD
Scanner
Micrfono
Disco Duro/Flexible
Unidad de Proceso
Unidad de Control
Unidad de
Salida
Monitor
Modem
Printer
Grabador de CD/DVD
Parlantes
Disco Duro/Flexible
I. Ciclo de Maquina: Bsqueda

Control de Interrupc.
Control I/O Serie.
Internal Data Bus
Acumulador
Temporal
ALU
Registro de
2 instrucin
Decodificador
De
instrucciones
Flags
Buffer
Datos
Reg B
Reg C
Reg D
Reg E
Reg H
Reg L
8085 CPU
M
E
M
Puntero de Pila
Contad de Program 1
Incr / Decr
Latch Direccin
Control de Reloj
Datos
Buffer
Direc.
Direc.
II. Ciclo de Maquina: Ejecucin

Control de Interrupc.
Control I/O Serie.
Internal Data Bus
Acumulador
B
Temporal
C
ALU
E
Registro de
2 instrucin
Decodificador
De
instrucciones
Flags
Buffer
Datos
8085 CPU
D
Reg B
Reg C
Reg D
Reg E
Reg H
Reg L
M
E
M
Puntero de Pila
Contad de Program 1
Incr / Decr
Latch Direccin
Control de Reloj
Datos
Buffer
Direc.
Direc.
II. Pines del Chip +5V
GND
BUS DE DIRECCIONES
A15...A8
A15...A0
X1
X2
BUS DE DATOS/DIREC
DATOS
AD7...AD0
D7... D0
CLK OUT
RESET IN
READY
SID
SOD
TRAP
RST 7.5
RST 6.5
RTS 5.5
INTR
8085
HLDA
HOLD
S0
S1
IO/ M
ALE
RD
WR
INTA
RESET OUT
Interfase
De
Memoria
ES
2
1
DS
Unidad de Ejecucion
y
Control de Sistema
IP
De Bus
AH
Ejecucion
Queue
SS
Interfase
De
CS
Unidad
Unidad
Instruction
8088
CPU
AL
BH
BL
CH
CL
DH
DL
SP
BP
ALU
FLAGS
SI
DI
-BHE
A16-A19
-LOCK
AD15-AD0
-TEST
QS0, QS1
-RD, -WR
DT/-R, -DEN, ALE
-S2, -S1, -S0
ES
CS
Unidad de
Interface de Bus
SS
DS
IP
AH
AL
BH
BL
CH
CL
DH
DL
GND,VCC
Control
MN/MX
&
READY
Timing
RESET
CLK
ALU
(16 bits)
Flags
SP
BP
SI
DI
Cola de
instruc.
(6 Bytes)
8086 CPU
INTA
INT
NMI
-RQ/GT 0,1
HLDA
HOLD
80286 Pipelined Microarchitecture

Address formed in 1 clock
ADDRESS
UNIT
Effective
Address
Operands
EXECUTION
UNIT
6 Byte Prefetch queue
Real Adresses
Data
Instructions
Up to 3 Instructions
Pre-coded
Address
BUS
UNIT
Data
Code
Bytes
INSTRUCTION
UNIT
8 MB/s
Transfer rate
at 8 MHz
clock
80386 Pipelined Microarchitecture

Execution Unit
Segment Unit
Page Unit
Registers
Segment
Register
and Cache
Traslation
Lookaside
Buffer
Segment
Translator
Page
Translator
Barrel Shifter
Multiply/Divide
ALU
Bus Unit
Decoder
Prefetch
Queue
Instruction
Queue
Prefetcher
Decode
Unit
Prefetch
Unit
Bus
Interface
Address
Data
Control
80486DX2
Pentium MMX
Motorola 68060
MicroSPARC
Power
PC 601
AMD K7
Intel Core2 Duo
Microprocesador Cell
Gracias
Juan Carlos Gonzales Suarez
jgonzaless@unmsm.edu.pe

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Modelo de Von Newman

* Implica dos ciclos o estados

Bloques principales de una Computadora

I. Ciclo de Maquina: Bsqueda

Control I/O Serie.

Internal Data Bus

II. Ciclo de Maquina: Ejecucin

Control I/O Serie.

Internal Data Bus

II. Pines del Chip +5V

-S2, -S1, -S0

80286 Pipelined Microarchitecture

6 Byte Prefetch queue

80386 Pipelined Microarchitecture

Intel Core2 Duo

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