UNIVERSIDAD NACIONAL DE INGENIERA

FACULTAD DE INGENIERA MECNICA

ANLISIS Y DISEO DE CIRCUITOS DIGITALES (MT-127)

TEMA:
INTEGRACIN DE ENTIDADES
EN VHDL Y DISEO JERRQUICO

Subtitle

Autor:

Ing. Daniel Leonardo Barrera Esparta

AGENDA
I.- ESQUEMA BSICO DE INTEGRACIN DE ENTIDADES
II.- INTEGRACIN DE ENTIDADES BSICAS
III.- DISEO JERRQUICO EN VHDL

OBJETIVOS.
Revisar los conceptos de entidades en lenguaje VHDL.

I.- ESQUEMA BSICO DE INTEGRACIN DE ENTIDADES

La integracin de entidades puede realizarse mediante el diseo individual de cada
bloque lgico a travs de varios procesos internos que posteriormente pueden unirse
mediante un programa comn. Otra posibilidad es observar y analizar de manera global
todo el sistema evaluando su comportamiento slo a travs de sus entradas y salidas.
El inconveniente principal en un diseo mediante entidades individuales es el nmero
excesivo de terminales utilizadas en el dispositivo, debido a que al disear entidades
individuales, se tendran que declarar las terminales de entrada-salida de cada entidad

I.- ESQUEMA BSICO DE INTEGRACIN DE ENTIDADES

Programacin
De Entidades
Individuales

Programacin
De Entidades
Individuales

II.- INTEGRACIN DE ENTIDADES BSICAS

Tres entidades individuales

II.- INTEGRACIN DE ENTIDADES BSICAS

Entidades individuales mediante asignacin

de seales

programacin
III.- DISEO JERRQUICO EN VHDL
de extensos diseos mediante la unin de pequeos bloques; es
decir, un diseo
jerrquico agrupa varias entidades electrnicas, las cuales se
pueden analizar
y simular de manera individual con facilidad, para luego
relacionarlas a travs
de un algoritmo de integracin llamado Top Level.

METODOLOGA DE DISEO
III.- DISEO
JERRQUICO
EN recomienda
VHDL
Una
metodologa
que se
al programar extensos
diseos es la
siguiente:
1) Analizar con detalle el problema y descomponer en bloques
individuales
la estructura global.
2) Disear y programar mdulos individuales (componentes).
3) Crear un paquete de componentes.
4) Disear el programa de alto nivel (Top Level).

III.- DISEO JERRQUICO EN VHDL

METODOLOGA DE DISEO

III.- DISEO JERRQUICO EN VHDL

METODOLOGA DE DISEO

III.- DISEO JERRQUICO EN VHDL

METODOLOGA DE DISEO

III.- DISEO JERRQUICO EN VHDL

METODOLOGA DE DISEO

III.- DISEO JERRQUICO EN VHDL

METODOLOGA DE DISEO

III.- DISEO JERRQUICO EN VHDL

METODOLOGA DE DISEO

III.- DISEO JERRQUICO EN VHDL

METODOLOGA DE DISEO