Capitulo 02

Pontificia Universidad Catlica de Chile
Escuela de Ingeniera
Departamento de Ciencia de la Computacin
[ Arquitectura de Computadores ]
SISTEMAS DIGITALES
IIC 2342
Semestre 2006-2
Domingo Mery
Prsentat
ion
D.Mery
Arquitectura de Computadores
[ ndice ]
2.1. lgebra Booleana

2.2 Circuitos combinacionales
2.3. Circuitos aritmticos
2.4. Circuitos sincrnicos
2.5. Memorias
D.Mery
Prsentat
ion
[ ndice ]

2.5. Memorias
D.Mery
Prsentat
ion
lgebra B
[ Sistemas Digitales ]
Aproximadamente en el ao 1850
George Boole, desarroll un sistema
algebraico para formular
proposiciones con smbolos.
George Boole
1815-1864
D.Mery
Prsentat
ion
lgebra B
Su lgebra consiste en un mtodo

para resolver problemas de lgica
que recurre solamente a los valores
binarios 1 y 0 y a tres operadores:
AND (y)
OR (o)
NOT (no)
George Boole
1815-1864
D.Mery
Prsentat
ion
lgebra B
010101010100101010101010101010010101010110
010101010100101010101010101010010101010110
Las variables Booleanas slo toman
010101010100101010101010101010010101010110
los valores binarios: 1 0.
010101010100101010101010101010010101010110
010101010100101010101010101010010101010110
Una variable Booleana representa
010101010100101010101010101010010101010110
un bit que quiere decir:
010101010100101010101010101010010101010110
010101010100101010101010101010010101010110
Binary digIT
010101010100101010101010101010010101010110
010101010100101010101010101010010101010110
010101010100101010101010101010010101010110
010101010100101010101010101010010101010110
D.Mery
Prsentat
ion
lgebra B
Operacin OR:
D.Mery
x+y
Prsentat
ion
lgebra B
Operacin OR:
x+y
Si una de las entradas es 1, entonces la salida es 1

D.Mery
Prsentat
ion
lgebra B
Compuerta OR:
x
x +y
y
D.Mery
Prsentat
ion
lgebra B
Operacin AND:
D.Mery
xy
10
Arquitectura de
Prsentat
ion
lgebra B
Operacin AND:
xy
Si una de las entradas es 0, entonces la salida es 0

D.Mery
11
Arquitectura de
Prsentat
ion
lgebra B
Compuerta AND:
x
xy
y
D.Mery
12
Arquitectura de
Prsentat
ion
lgebra B
Operacin NOT:
D.Mery
13
Arquitectura de
Prsentat
ion
lgebra B
Operacin NOT:
La salida es la negacin de la entrada

D.Mery
14
Arquitectura de
Prsentat
ion
lgebra B
Compuerta NOT:
D.Mery
15
Arquitectura de
Prsentat
ion
lgebra B
Ejercicio:
Encontrar w
D.Mery
=xy +yz
para todas las combinaciones.
16
Arquitectura de
Prsentat
ion
lgebra B
Ejercicio:
Encontrar w
D.Mery
=xy +yz
para todas las combinaciones.
xy
yz
17
Arquitectura de
Prsentat
ion
lgebra B
Postulados de Identidad:
D.Mery
0+x = ?
1x = ?
18
Arquitectura de
Prsentat
ion
lgebra B
D.Mery
0+x =x
1x =?
19
Arquitectura de
Prsentat
ion
lgebra B
D.Mery
0+x =x
1x =x
20
Arquitectura de
Prsentat
ion
lgebra B
Propiedad conmutativa:
D.Mery
x + y
= ?
xy
= ?
21
Arquitectura de
Prsentat
ion
lgebra B
D.Mery
x + y
y+x
xy
22
Arquitectura de
Prsentat
ion
lgebra B
D.Mery
x + y
y+x
xy
yx
23
Arquitectura de
Prsentat
ion
lgebra B
Axiomas de complemento:
D.Mery
x x
= ?
x + x = ?
24
Arquitectura de
Prsentat
ion
lgebra B
D.Mery
x x
=0
x + x =?
25
Arquitectura de
Prsentat
ion
lgebra B
D.Mery
x x
=0
x + x =1
26
Arquitectura de
Prsentat
ion
lgebra B
Teorema de idempotencia:
D.Mery
xx
= ?
x + x = ?
27
Arquitectura de
Prsentat
ion
lgebra B
D.Mery
xx
=x
x + x =?
28
Arquitectura de
Prsentat
ion
lgebra B
D.Mery
xx
=x
x + x =x
29
Arquitectura de
Prsentat
ion
lgebra B
Teorema de elementos dominantes:
D.Mery
x 0 =?
x + 1=?
30
Arquitectura de
Prsentat
ion
lgebra B
D.Mery
x 0 =0
x + 1=?
31
Arquitectura de
Prsentat
ion
lgebra B
D.Mery
x 0 =0
x + 1=1
32
Arquitectura de
Prsentat
ion
lgebra B
Propiedad distributiva:
D.Mery
x(y+ z) =
x +(yz)
33
Arquitectura de
Prsentat
ion
lgebra B
D.Mery
x(y+ z) =
x +(yz)
xy + xz
= ?
34
Arquitectura de
Prsentat
ion
lgebra B
D.Mery
x(y+ z) =
xy + xz
x +(yz)
(x+y)(x+z)
35
Arquitectura de
Prsentat
ion
lgebra B
Ley involutiva:
D.Mery
(x)= ?
36
Arquitectura de
Prsentat
ion
lgebra B
Ley involutiva:
D.Mery
(x)= x
37
Arquitectura de
Prsentat
ion
lgebra B
Teorema de absorcin:
D.Mery
x +xy
x(x+y) = ?
= ?
38
Arquitectura de
Prsentat
ion
lgebra B
D.Mery
x +xy
x(x+y) = ?
= x
39
Arquitectura de
Prsentat
ion
lgebra B
D.Mery
x +xy
x(x+y) = x
= x
40
Arquitectura de
Prsentat
ion
lgebra B
Teorema del consenso:
D.Mery
x +xy
x(x+y) = ?
= ?
41
Arquitectura de
Prsentat
ion
lgebra B
D.Mery
x +xy
x(x+y) =?
= x+y
42
Arquitectura de
Prsentat
ion
lgebra B
D.Mery
x +xy
x(x+y) =xy
= x+y
43
Arquitectura de
Prsentat
ion
lgebra B
Teorema asociativo:
D.Mery
x +(y + z)= ?
x(yz)
= ?
44
Arquitectura de
Prsentat
ion
lgebra B
Teorema asociativo:
D.Mery
x +(y + z)= (x+y)+z
x(yz)
= ?
45
Arquitectura de
Prsentat
ion
lgebra B
Teorema asociativo:
D.Mery
x +(y + z)= (x+y)+z
x(yz)
= ( x y) z
46
Arquitectura de
Prsentat
ion
lgebra B
Leyes de Morgan:
D.Mery
(x + y)= ?
(xy)
47
Arquitectura de
Prsentat
ion
lgebra B
Leyes de Morgan:
D.Mery
(x + y)= xy
(xy)
48
Arquitectura de
Prsentat
ion
lgebra B
Leyes de Morgan:
D.Mery
(x + y)= xy
(xy)
= x+y
49
Arquitectura de
Prsentat
ion
[ ndice ]

2.5. Memorias
D.Mery
50
Arquitectura de
Prsentat
ion
Circuitos
010101010100101010101010101010010101010110
010101010100101010101010101010010101010110
Un circuito combinacional es aquel
010101010100101010101010101010010101010110
cuya salida depende slo de las
010101010100101010101010101010010101010110
entradas.
010101010100101010101010101010010101010110
010101010100101010101010101010010101010110
010101010100101010101010101010010101010110
Es decir:
010101010100101010101010101010010101010110
010101010100101010101010101010010101010110
No depende de la salida
010101010100101010101010101010010101010110
No depende del tiempo
010101010100101010101010101010010101010110
010101010100101010101010101010010101010110
D.Mery
51
Arquitectura de
Prsentat
ion
Circuitos
Compuerta AND:
x
xy
y
x
xy
TABLA DE VERDAD
D.Mery
52
Arquitectura de
Prsentat
ion
Circuitos
Compuerta NAND:
x
xy
y
x
xy
TABLA DE VERDAD
D.Mery
53
Arquitectura de
Prsentat
ion
Circuitos
Compuerta OR:
x
x +y
y
x
x+y
TABLA DE VERDAD
D.Mery
54
Arquitectura de
Prsentat
ion
Circuitos
Compuerta NOR:
x
x +y
y
x
x+y
TABLA DE VERDAD
D.Mery
55
Arquitectura de
Prsentat
ion
Circuitos
Compuerta XOR (OR exclusivo):
x
x +y
y
x
x+y
TABLA DE VERDAD
D.Mery
56
Arquitectura de
Prsentat
ion
Circuitos
Compuerta XNOR (NOR exclusivo):
x
x +y
y
x
x+y
TABLA DE VERDAD
D.Mery
57
Arquitectura de
Prsentat
ion
Circuitos
Ejercicio:
Disee el circuito combinacional que realice la funcin
w=xy +yz.
D.Mery
58
Arquitectura de
Prsentat
ion
Circuitos
Ejercicio:
w=xy +yz.
x
y
w
z
D.Mery
59
Arquitectura de
Prsentat
ion
Circuitos
Primera Ley de Morgan:
(x + y)= xy
x
x +y =xy
y
D.Mery
60
Arquitectura de
Prsentat
ion
Circuitos
Primera Ley de Morgan:
(x + y)= xy =xy
x
xy
y
D.Mery
61
Arquitectura de
Prsentat
ion
Circuitos
Segunda Ley de Morgan:
(xy)
= x+y
x
xy = x+y
y
D.Mery
62
Arquitectura de
Prsentat
ion
Circuitos
Segunda Ley de Morgan:
(xy)
= x+y =x+y
x
x+y
y
D.Mery
63
Arquitectura de
Prsentat
ion
Circuitos
Ejercicio:
w = x y + y z usando slo compurtas NAND de dos
entradas.
D.Mery
64
Arquitectura de
Prsentat
ion
Circuitos
Ejercicio:
w = x y + y z usando slo compurtas NAND de dos
entradas.
x
y
w
z
D.Mery
65
Arquitectura de
Prsentat
ion
D.Mery
Circuitos
66
Arquitectura de
Prsentat
ion
x
y
z
D.Mery
Circuitos
67
Arquitectura de
Prsentat
ion
Circuitos
MAPAS DE KARNOUGH:
Para dos variables
Para tres variables
Para cuatro variables
(temas vistos en la pizarra)
D.Mery
68
Arquitectura de
Prsentat
ion
0
1
1
1
Circuitos
Ejemplo:
Display de 7 segementos.Cmo se despliega un nmero
binario en un display de 7 segmentos?
D.Mery
69
Arquitectura de
Prsentat
ion
Circuitos
Ejemplo:
Display de 7 segementos.Cmo se despliega un nmero
binario en un display de 7 segmentos?
D.Mery
70
Arquitectura de
Prsentat
ion
D.Mery
Circuitos
71
Arquitectura de
Prsentat
ion
Circuitos
En un display de 6 dgitos, cuntos cables de entrada se

necesitan para desplagar un nmero?
D.Mery
72
Arquitectura de
Prsentat
ion
D.Mery
Circuitos
73
Arquitectura de
Prsentat
ion
D.Mery
Circuitos
74
Arquitectura de
Prsentat
ion
D.Mery
Circuitos
75
Arquitectura de
Prsentat
ion
D.Mery
Circuitos
76
Arquitectura de
Prsentat
ion
D.Mery
Circuitos
77
Arquitectura de
Prsentat
ion
D.Mery
Circuitos
78
Arquitectura de
Prsentat
ion
[ ndice ]

2.5. Memorias
D.Mery
79
Arquitectura de
Prsentat
ion
Circuitos aritm
ADICIN BINARIA:
dec
Regla 1:
Regla 2:
Regla 3:
Regla 4:
D.Mery
80
Arquitectura de
Prsentat
ion
Circuitos aritm
ADICIN BINARIA:
dec
bin
Regla 1:
0 0
Regla 2:
0 1
Regla 3:
0 1
Regla 4:
1 0
D.Mery
81
Arquitectura de
Prsentat
ion
Circuitos aritm
ADICIN BINARIA:
A
dec
bin
Regla 1:
0 0
Regla 2:
0 1
Regla 3:
0 1
Regla 4:
1 0
suma
acarreo
D.Mery
82
Arquitectura de
Prsentat
ion
Circuitos aritm
Suma de dos bits:
suma
acarreo
Cmo sera el circuito combinacional de suma y acarreo?

D.Mery
83
Arquitectura de
Prsentat
ion
Circuitos aritm
Suma de dos bits:
suma
acarreo
D.Mery
84
Arquitectura de
Prsentat
ion
Circuitos aritm
Suma de dos bits:
suma ()
acarreo (As)
half adder
D.Mery
85
Arquitectura de
Prsentat
ion
Circuitos aritm
Suma de dos bits:
A
Half
Adder
B
D.Mery
As
86
Arquitectura de
Prsentat
ion
Circuitos aritm
Cmo se suman nmeros de dos bits?
Ej:
1
1
+
1
1
___________________
D.Mery
87
Arquitectura de
Prsentat
ion
Circuitos aritm
Ej:
1
1
1
+
1
1
___________________
0
D.Mery
88
Arquitectura de
Prsentat
ion
Circuitos aritm
Ej:
1
1
1
1
+
1
1
___________________
1
D.Mery
89
Arquitectura de
Prsentat
ion
Circuitos aritm
Ej:
1
1
1
1
+
1
1
___________________
1
D.Mery
90
Arquitectura de
Prsentat
ion
Circuitos aritm
Ej:
Ae
1
1
1
+
1
1
___________________
1
Full Adder
As
Se necesita un Full Adder que considere el acarreo.
D.Mery
91
Arquitectura de
Prsentat
ion
Circuitos aritm
Ae
A
Half
B Adder
A
B
Half
Adder
As
As
As
Full Adder
D.Mery
92
Arquitectura de
Prsentat
ion
Circuitos aritm
Suma de dos bits con acarreo:
Ae
A
Full
Adder
D.Mery
As
93
Arquitectura de
Prsentat
ion
Circuitos aritm
Ejercicio:
disear un sumador de cuatro bits

usando half y/o full adders.
A4 A3 A2 A1
+ B4 B3 B2 B1
C5 C4 C3 C2 C1
A
Half
Adder
B
D.Mery
A
As
Ae
Full
Adder
94
As
Arquitectura de
Prsentat
ion
Circuitos aritm
A1
sumador de cuatro bits

B1
A4 A3 A2 A1
Ae
A2
+ B4 B3 B2 B1
B2
C5 C4 C3 C2 C1
Ae
A3
B3
Ae
A4
B4
D.Mery
95
HA
As
FA
C3
As
FA
C2
As
FA
C1
As
C4
C5
Arquitectura de
Prsentat
ion
Circuitos aritm
sumador de cuatro bits
A4 A3 A2 A1
+ B4 B3 B2 B1
Especificaciones tcnicas
C5 C4 C3 C2 C1
D.Mery
96
Arquitectura de
Prsentat
ion
Circuitos aritm
SUSTRACCIN BINARIA:
Para restar dos nmeros binarios se utiliza

el complemento a 2.
El complemento a 2 de un nmero binario es
su complemento + 1.
Ej:
0010 1011
Complemento a 2
1101 0100
+
1
1101 0101
D.Mery
97
Arquitectura de
Prsentat
ion
Circuitos aritm
Ejercicio:
D.Mery
disear un circuito combinacional que calcule

el complemento a 2 de un nmero de 8 bits.
98
Arquitectura de
Prsentat
ion
Circuitos aritm
SUSTRACCIN BINARIA:
Para calcular la resta binaria C = A-B
se calcula: B = complemento a 2 de B.
se calcula: C = A+B.
D.Mery
99
Arquitectura de
Prsentat
ion
Circuitos aritm
SUSTRACCIN BINARIA:
Para calcular la resta binaria C = A-B
se calcula: B = complemento a 2 de B.
se calcula: C = A+B.
Ejemplo: 57 34:
57:
34:
not
+1
D.Mery
0011
0010
1101
1101
10001
1001
0010
1101
1110
0111
(A)
(B)
not(B)
B
A+B => 0001 0111 = 23dec
100
Arquitectura de
Prsentat
ion
[ ndice ]

2.5. Memorias
D.Mery
101
Arquitectura de
Prsentat
ion
Circuitos sincr
Los circuitos sincrnicos funcionan sobre la

base del tiempo.
Es decir, las salidas dependen no slo de las
entradas.
Sino del estado en que estaban las salidas y
del tiempo.
D.Mery
102
Arquitectura de
Prsentat
ion
Circuitos sincr
Flip-flop RS
D.Mery
103
Arquitectura de
Prsentat
ion
Circuitos sincr
Flip-flop RS
D.Mery
104
Arquitectura de
Prsentat
ion
Circuitos sincr
Flip-flop RS
D.Mery
105
Arquitectura de
Prsentat
ion
Circuitos sincr
Flip-flop RS
set
Q
FF
reset
D.Mery
106
Arquitectura de
Prsentat
ion
Circuitos sincr
Ejercicio:
S
R
Encontrar Q para las

seales R, S dadas
Q
FF
t
D.Mery
107
Arquitectura de
Prsentat
ion
Circuitos sincr
Ejercicio:
S
R
Q

seales R, S dadas
S
0
FF
t
D.Mery
108
Arquitectura de
Prsentat
ion
Circuitos sincr
Flip-flop RS sncrono
CK
Q
S
CK
Q
R
D.Mery
109
Arquitectura de
Prsentat
ion
Circuitos sincr
Flip-flop RS sncrono
CK
set
clock
reset
D.Mery
CK FF
110
Arquitectura de
Prsentat
ion
Circuitos sincr
Ejercicio:

seales R, S dadas usando
FF RS sncrono
CK
CK
CK FF
Q
R
t
D.Mery
111
Arquitectura de
Prsentat
ion
Circuitos sincr
Ejercicio:

seales R, S dadas usando
FF RS sncrono
CK
CK
CK FF
Q
R
t
D.Mery
112
Arquitectura de
Prsentat
ion
Circuitos sincr
Flip-flop D
data
clock
CK
CK FF
D
S
D.Mery
Sin clock la salida no cambia
113
Arquitectura de
Prsentat
ion
Circuitos sincr
Flip-flop D
PR
data
clock
CK
Q
CLR
D.Mery
PR
CLR
CK
114
Arquitectura de
Prsentat
ion
Circuitos sincr
Flip-flop JK
data
clock
CK
K
CK
D.Mery
115
Arquitectura de
Prsentat
ion
Circuitos sincr
Contador de 4 bits basado en Flip-Flop JK
CK
CK
CK
CK
LSB
D.Mery
MSB
116
Arquitectura de
Prsentat
ion
Circuitos sincr
Registro de corrimiento basado en Flip-Flops D
data
D
CK
D.Mery
D
CK
CK
117
CK
Arquitectura de
Prsentat
ion
Circuitos sincr
Registro de corrimiento basado en Flip-Flops D

(shift register)
data
D
CK
D.Mery
D
CK
CK
118
CK
Arquitectura de
Prsentat
ion
Circuitos sincr
Diseo de un circuito secuencial
Ejemplo:
D.Mery
disear un circuito secuencial que genere una

secuencia de estados binarios: 00, 01, 10, 11
a partir de una seal de control x, que cada vez
que est en 1 y venga una seal de clock
cambie de estado.
119
Arquitectura de
Prsentat
ion
Circuitos sincr
Ejemplo:
disear un circuito secuencial que genere una

secuencia de estados binarios: 00, 01, 10, 11
a partir de una seal de control x, que cada vez
que est en 1 y venga una seal de clock
cambie de estado.
00
01
11
10
Diagrama de estado
D.Mery
120
Arquitectura de
Prsentat
ion
Circuitos sincr
x=0
00
x=1
x=0
01
11
x=1
10
Diagrama de estado
D.Mery
x=1
x=1
x=0
121
x=0
x : seal de control
Arquitectura de
Prsentat
ion
Circuitos sincr
t
t +1
control
x=0
Como el contador tiene dos bits, se

usarn dos flip-flops (A y B), uno
para cada bit.
x=0
00
x=1
01
x=1
11
x=1
10
Diagrama de estado
D.Mery
AB
x=1
x=0
122
x=0
x : seal de reloj
Arquitectura de
Prsentat
ion
Circuitos sincr
t
t +1
control
x=0
Tabla de estado
x=0
00
x=1
01
11
x=1
10
Diagrama de estado
D.Mery
x=1
x=1
x=0
123
x=0
x : seal de reloj
Arquitectura de
Prsentat
ion
Circuitos sincr
t
t +1
JA
KA
CK
control
CK FF
Usando flip-flops JK cmo deben ser

sus entradas para que A cambie de
su estado t a su estado t+1?
D.Mery
124
Arquitectura de
Prsentat
ion
Circuitos sincr
t
t +1
JA
KA
CK
control
CK FF
Tabla de excitacin
D.Mery
125
Arquitectura de
Prsentat
ion
Circuitos sincr
t
t +1
JA
KA
Mapas de Karnough
JA
x
KA
x
D.Mery
126
Arquitectura de
Prsentat
ion
Circuitos sincr
t
t +1
JA
KA
Mapas de Karnough
JA
A
B
X
x
KA
A
B
0
x
D.Mery
127
Arquitectura de
Prsentat
ion
Circuitos sincr
t
t +1
JA
KA
Mapas de Karnough
JA
A
x
KA
A
JA = Bx
KA = Bx
D.Mery
B
0
x
128
Arquitectura de
Prsentat
ion
Circuitos sincr
t
t +1
JB
KB
CK
control
CK FF

sus entradas para que B cambie de
D.Mery
129
Arquitectura de
Prsentat
ion
Circuitos sincr
t
t +1
JB
KB
CK
control
CK FF

sus entradas para que B cambie de
D.Mery
130
Arquitectura de
Prsentat
ion
Circuitos sincr
t
t +1
JB
KB
Mapas de Karnough
JB
x
KB
x
D.Mery
131
Arquitectura de
Prsentat
ion
Circuitos sincr
t
t +1
JB
KB
Mapas de Karnough
JB
A
B
X
x
KB
A
B
0
x
D.Mery
132
Arquitectura de
Prsentat
ion
Circuitos sincr
t
t +1
JB
KB
Mapas de Karnough
JB
A
x
KB
A
JB = x
KB = x
D.Mery
B
0
x
133
Arquitectura de
Prsentat
ion
Circuitos sincr
JA = Bx
KA = Bx
JA
CK
FFA
KA
JB = x
KB = x
JB
CK
FFB
KB
D.Mery
134
Arquitectura de
Circuitos sincr
JA = Bx
KA = Bx
JA
CK
FFA
KA
JB = x
KB = x
JB
CK
FFB
KB
clock
D.Mery
135
Arquitectura de
Circuitos sincr
Consideraciones de diseo:
1. Hacer un diagrama de estado identificando las variables
entrada (control) y salida. En el diagrama: un estado es un
crculo, un flecha es una transicin de un estado a otro.
2. El nmero de flip-flops necesarios para el circuito es el
nmero de bits que tienen los estados.
3. Se realiza la tabla de estados y la tabla de excitacin para
cada flip-flop.
4. Se disea el circuito combinacional para cada entrada de
cada flip-flop usando mapas de Karnough.
5. Se implementa el circuito secuencial.
D.Mery
136
Arquitectura de
[ ndice ]

2.5. Memorias
D.Mery
137
Arquitectura de
Prsentat
ion
Celda de memoria
seleccionar
entrada
BC
salida
leer/escribir(1/0)
D.Mery
138
Arquitectura de
Celda de memoria
entrada
seleccionar
salida
seleccionar
R
entrada
BC
salida
leer/escribir(1/0)
leer/escribir(1/0)
D.Mery
139
Arquitectura de
Unidad de memoria de 4 3 bits
Datodeentrada(3bits)
A0
A1
Entradade
seleccinde
memoria
D0
BC
BC
BC
BC
BC
BC
BC
BC
BC
BC
BC
BC
D1
D2
D3
Decoder
24
leer/escribir
D.Mery
Datodesalida
140
Arquitectura de
A0
A1
Entradade
seleccinde
memoria
D0
BC
BC
Decoder
24
D1
BC
D2
BC
D3
Decoder
24
BC
A0
BC
0
A1
0
BC
BC
D0
BC
1
D1
D2
D3
0
BC
1
BC
0
BC
leer/escribir
Datodesalida
D.Mery
141
Arquitectura de
A0= 1
A1 = 0
Entradade
seleccinde
memoria
D0
BC
BC
BC
BC
BC
BC
BC
BC
BC
BC
BC
BC
D1
D2
D3
Decoder
24
leer/escribir
D.Mery
Datodesalida
142
Arquitectura de
D.Mery
143
Arquitectura de
D.Mery
144
Arquitectura de
Unidad de memoria RAM (random access memory)
D.Mery
145
Arquitectura de
D.Mery
146
Arquitectura de
Celda de memoria
D.Mery
147
Arquitectura de
RAM bit slice
D.Mery
148
Arquitectura de
Buffer Three-state
EN=0
OUT
IN
EN:
IN:
OUT:
D.Mery
EN=1
OUT
IN
Esquemaelctrico
enable
input
output
149
Arquitectura de
Buffer Three-state
Tabladeverdad
Diagrama
EN:
IN:
OUT:
D.Mery
enable
input
output
150
Arquitectura de
Buffer Three-state
Diagrama
Tabladeverdad
D.Mery
151
Arquitectura de
16 x 1 RAM
D.Mery
152
Arquitectura de
16 x 1 RAM usando
celdas de 4 x 4
D.Mery
153
Arquitectura de
Chip 64 x 8 RAM
D.Mery
154
Arquitectura de
64 x 256 RAM usando
4 chips 64 x 8 RAM
D.Mery
155
Arquitectura de
64 x 16 RAM usando
2 chips 64 x 8 RAM
D.Mery
156
Arquitectura de
Memoria ROM
(read only memory)
D.Mery
157
Arquitectura de
Lgica interna de una ROM de 32 8
D.Mery
158
Arquitectura de
ROM de 32 8 Ejemplo de tabla de verdad
D.Mery
159
Arquitectura de
Programacin de ROM de 32 8 del ejemplo anterior
D.Mery
160
Arquitectura de
Fbrica Kingston (Shangai)

2.5 millones de mdulos al mes
D.Mery
161
Arquitectura de
La fbrica por dentro

D.Mery
162
Arquitectura de
Panel con 8 mdulos de memoria

D.Mery
163
Arquitectura de
Panel ingresando a la
etapa de soldadura
D.Mery
164
Arquitectura de
Inspeccin de defectos
en la soldadura
D.Mery
165
Arquitectura de
Etiquetado de los
mdulos
D.Mery
166
Arquitectura de
Test
D.Mery
167
Arquitectura de
Seccin de control de calidad: test por mdulo y en PC

D.Mery
168
Arquitectura de
Etiquetado final
D.Mery
169
Arquitectura de

Capitulo 02

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Pontificia Universidad Catlica de Chile

2.1. lgebra Booleana

2.1. lgebra Booleana

Su lgebra consiste en un mtodo

Si una de las entradas es 1, entonces la salida es 1

Si una de las entradas es 0, entonces la salida es 0

La salida es la negacin de la entrada

para todas las combinaciones.

para todas las combinaciones.

Teorema de elementos dominantes:

Teorema de elementos dominantes:

Teorema de elementos dominantes:

Teorema del consenso:

Teorema del consenso:

Teorema del consenso:

x +(y + z)= (x+y)+z

x +(y + z)= (x+y)+z

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Compuerta XOR (OR exclusivo):

Compuerta XNOR (NOR exclusivo):

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Primera Ley de Morgan:

Segunda Ley de Morgan:

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Se necesita un Full Adder que considere el acarreo.

disear un sumador de cuatro bits

sumador de cuatro bits

Para restar dos nmeros binarios se utiliza

disear un circuito combinacional que calcule

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Encontrar Q para las

Encontrar Q para las

Encontrar Q para las

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