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Microarquitectura del Procesador

Luis Pia

Microarquitectura

Es un diagrama de distribucin de impulsos elctricos, anterior a la


arquitectura del hardware y su posterior administracin va
programacin.
Define una serie de infra relaciones que soportaran un haran
viables las

relaciones entre distintos tipos de partes, as

muchos equipos podran diferir en su configuracin de hardware


pero tener la misma microarquitectura

Luis Pia

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Microarquitectura core
Microarquitectura es una descripcin del circuito elctrico de una
computadora o de la unidad central de proceso, que permite describir
completamente el funcionamiento del hardware.
Muestra las partes constituyentes del sistema y cmo se interconectan e
interoperan, para as implementar la especificacin de arquitectura.
Diferentes mquinas podran tener una misma arquitectura de conjunto de
instrucciones, y as ser capaces de ejecutar los mismos programas, sin
embargo pueden tener diferentes microarquitecturas.

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Microarquitecturas

Pentium I,II,III, IV

core duo, core 2


duo, quad core,
core 2 quad

NetBurst

Microarquitectura core

i3,i5, i7

Nehalem

i7

Haswell

Luis Pia

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Micro-arquitectura Haswell
Integran un regulador de voltaje, el cual describen como el principal
responsable del bajo consumo que ofrecern los microprocesadores
que lo incorporen, pues permitir un mejor control del voltaje de cada
una de las unidades del microprocesador (por cada ncleo x86, shader
processors de los grficos integrados, y bus interno) de forma
completamente independiente, y con una respuesta casi en tiempo
real al estar integrada en el propio microprocesador.

Luis Pia

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zcalo
LGA
1150
soportando
procesadores Intel Core de 4ta.
Generacin,
basados
en
la
microarquitectura Haswell. Alrededor del
zcalo, tenemos 12 fases de poder cuyo
calor
se
elimina
mediante
los
disipadores en forma de dragn

Luis Pia

Microarquitectura core

La microarquitectura de una mquina, generalmente es representada


empleando un diagrama de bloques que describe las interconexiones
entre registros, buses y bloques funcionales de la mquina. Esta
descripcin incluye el nmero de unidades de ejecucin, el tipo de las
unidades de ejecucin (como punto flotante, entero, SIMD, etc.), la
naturaleza del pipelining, el diseo de la memoria cach y el soporte de
perifricos.

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Microarquitectura core
La Microarquitectura Core permite la ejecucin de seis partes
independientes de unidades prefetch de datos. Dos unidades de
prefetch de datos de la memoria en la cach L2 compartida, otros dos
unidades de trabajo en la cach L1 de cada uno de los ncleos de CPU.
Tratamos

de

cargar

los

datos

en

la

memoria

cach

del

procesador,incluso antes de la correspondiente solicitud.

Prefetch: busqueda previa de datos, son cargados en memoria y deja


un registro de cuales son los programas que se han usado en el
computador

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Diferencias entre

Arquitectura del Procesador

Se
refiere
al
conjunto
instrucciones,
registros
estructuras de datos residentes
la memoria que son pblicos
programador

Microarquitectura

de
y
en
al

Mantiene la compatibilidad del


conjunto de instrucciones, de este
modo,
los
procesadores
ejecutarn cdigos escritos paras
todas
las
generaciones
de
procesadores.

Se refiere a la implementacin
de
la
arquitectura
del
procesador en silicio.
Siempre es perfeccionada con
el pasar del tiempo para ofrecer
mejoras en el desempeo y en
la capacidad, mientras mantiene
la
compatibilidad
con
la
arquitectura.

Luis Pia

Microarquitectura core

Las principales innovaciones de la microarquitectura Intel Core

Intel Wide Dynamic Execution


Intel Intelligent Power Capability
Intel Advanced Smart Cache
Intel Smart Memory Access
Intel Advanced Digitial Media Boost

Luis Pia

Microarquitectura core
Intel Wide Dynamic Execution: que significa rutas 33 por ciento ms
anchas y mayor eficiencia.
La ejecucin dinmica es una combinacin de tcnicas (anlisis de
flujos de datos, ejecucin especulativa, ejecucin fuera de orden y
superescalar).
Esta permite la distribucin de ms informaciones por ciclo de reloj
para mejorar el tiempo de ejecucin y aumentar la economa de
energa.
Cada ncleo de ejecucin es mayor, permitiendo que cada uno de
ellos traiga, despache, ejecute y devuelva hasta cuatro instrucciones
completas simultneamente.
Ms eficiencia incluye ms precisin en el pronstico de las
ramificaciones, mayor buffer de instrucciones para mayor flexibilidad
en las ejecuciones y recursos adicionales para reducir el tiempo de
ejecucin.
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Microarquitectura core
Intel Wide Dynamic Execution: que significa rutas 33 por ciento ms
anchas y mayor eficiencia.
Un recurso para la reduccin del tiempo de ejecucin es la fusin de
macros. En las generaciones anteriores de procesadores, cada
instruccin que llegaba era codificada y ejecutada individualmente.
La fusin de macros permite que pares de instrucciones comunes sean
combinados en una nica instruccin interna (micro-op) durante la
codificacin. Por tanto, dos instrucciones del programa pueden
ejecutarse como una micro-op, reduciendo la cantidad total de trabajo
que el procesador necesita realizar. Esto aumenta el nmero total de
instrucciones que pueden ejecutarse dentro de cualquier perodo
especfico o disminuye la cantidad del tiempo de ejecucin de un
determinado nmero de ejecuciones.
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Microarquitectura core
Intel Intelligent Power Capability: significa mejoras en el manejo de energa
para un desempeo ms eficiente
Conjunto de capacidades creadas para reducir el consumo de energa
y las requisiciones de diseo de los dispositivos.
Este recurso administra el consumo de energa del tiempo de
ejecucin de todos los ncleos de ejecucin del procesador.
Incluye una capacidad avanzada de compuertas para energa que
permite un control de la lgica refinado que se transforma en
subsistemas lgicos del procesador slo si y cuando ellas son
necesarias.
Varios buses y matrices son divididas, as los datos solicitados en
algunos modos de operacin pueden colocarse en estado de bajo
consumo de energa cuando no fuese necesario.
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Microarquitectura core
Intel Advanced Smart Cache: Cada ncleo puede acceder a los dos
mdulos de memoria cach disponibles. En la versin anterior, cada
ncleo acceda a uno solo de los mdulos de cache.
Es un cach multi-core maximizado que mejora el
desempeo y la economa por medio del aumento
de la probabilidad de que cada ncleo de
ejecucin de un procesador dual-core puede
acceder datos de un subsistema con cach ms
eficiente y con mejor desempeo. Para conseguir
esto, Intel comparte un cach Level 2 (L2) entre
los ncleos.

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Microarquitectura core
Intel Advanced Smart Cache:

otra caracterstica

Por medio del compartimiento de cachs L2


entre los ncleos, Intel Advanced Smart
Cache permitir tambin que cada ncleo use
dinmicamente hasta el 100% del cach L2
disponible.
requisiciones

Cuando

un

mnimas

de

ncleo
cach,

posee
otros

ncleos pueden aumentar sus porcentajes del


cach L2, reduciendo las prdidas del cach
y aumentando el desempeo. El Multi-Core
Optimized

Cache

permite

tambin

la

obtencin de datos del cach con niveles de


rendimiento ms altos.
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Microarquitectura core
Intel Smart Memory Access
Se destina a mejorar la eficiencia de algoritmos para leer y escribir los
datos en la memoria.
Mejora el desempeo del sistema, maximizando el uso del ancho de
banda de los datos disponibles en el subsistema de la memoria y
escondiendo la latencia de los accesos a la memoria.
El objetivo es garantizar que los datos puedan usarse lo ms rpido
posible y localizados lo ms cerca posible de donde es necesario, para
minimizar la latencia y consecuentemente aumentar la eficiencia y la
velocidad.

Luis Pia

Microarquitectura core

Intel Smart Memory Access


Incluye una nueva capacidad importante llamada eliminacin de la
ambigedad en las operaciones de acceso a la memoria, que aumenta la
eficiencia del procesamiento estndar, al ofrecer los ncleos de
ejecucin con inteligencia integrada para cargar especulativamente los
datos para las instrucciones que estn, para ejecutarse antes de que
todas las instrucciones previamente almacenadas se ejecuten.

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Microarquitectura core
Intel Advanced Digital Media Boost: mejora el desempeo de aplicaciones
multimedia.
Es un recurso que mejora significativamente el desempeo cuando
ejecuta instrucciones SSE.
Tanto las operaciones de punto de fluctuacin con doble precisin de
SIMD (datos mltiples de instrucciones individuales) en 128-bits como
las operaciones aritmticas de enteros SIMD en 128-bits reducen el
nmero

total

de

instrucciones

necesarias

para

ejecutar

una

determinada tarea del programa, y como resultado puede contribuir a


un aumento total del desempeo.
Permite que estas instrucciones en 128-bits sean completamente
ejecutadas en un nivel de rendimiento de una por ciclo de reloj,
doblando efectivamente, la velocidad de la ejecucin para estas
instrucciones.
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Microarquitectura
Nehalen
La llegada de esta Microarquitectura supone muchos cambios

Desaparicin del FSB. Quizs uno de los aspectos ms novedosos de


la nueva arquitectura Nehalem es la desaparicin del obsoleto FSB y su
sustitucin por un bus punto a punto denominado QPI (Quick Path
Interconnect) que funciona a 25.6 GB/s y 133 Mhz. El clculo de la
velocidad final del procesador se sigue realizando al multiplicar por 133
Mhz un nmero fijo marcado por el modelo de procesador.

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Microarquitectura
Nehalen
Controlador de memoria integrado en el procesador. se decidi
eliminar el controlador de memoria del chipset e instalarlo en el propio
procesador, eliminando el paso extra que penalizaba el rendimiento de sus
procesadores.
Quad Core nativo. A diferencia de los Core2 Quad, el Core i7 es un
ncleo Quad Core hiertico, es decir, los cuatro ncleos se pueden
comunicar entre s sin tener que depender de un canal externo de
comunicacin (en la actualidad, los Core2 Quad dependen del FSB para
comunicar los ncleos entre s).
Disminucin de las cachs. Aunque la cach L1 nivel permanece
intacta, la L2 desciende hasta los 256 kB aunque para intentar compensar,
se la hace ms rpida. El mayor aporte es la aparicin de una cach L3 de
8 MB ms rpida que las actuales cachs L2 de la gama Core2.

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Microarquitectura
Nehalen
Hyperthreadding.

El

Hyperthreadding,

consistente

en

la

implementacin de unidades extra de ejecucin en un ncleo de


manera que sea capaz de utilizar dos hilos de manera simultnea el
msmo ncleo.
Nuevo zcalo para el procesador. La inclusin del controlador de
memoria en el procesador hace necesaria la inclusin de bastantes
ms contactos, de manera que el zcalo se expande desde los actuales
775 pines a 1366 pines.

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Microarquitectura
Nehalen
Zcalo LGA 1150 soportando procesadores
Intel Core de 4ta. Generacin, basados en la
microarquitectura

Haswell.

Alrededor

del

zcalo, tenemos 12 fases de poder cuyo calor

se elimina mediante los disipadores en


forma de dragn

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Fin de la Presentacin

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