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Unidad: 1 Integrantes: Flores Lomeli Laura Lorena Gonzlez Cruz Amy de Los ngeles Ventura Chacn Abel
Aula: 303
Horario: 14:00-15:00
INTRODUCCION
Los circuitos de escala de integracin media y alta (MSI y LSI respectivamente) se disearon mediante la realizacin de un prototipo formado por mdulos ms sencillos y la comprobacin de su funcionamiento antes de proceder a la integracin. Esta forma de diseo recibe el nombre de abajo a arriba (bottom-up) porque se enlazan diversos mdulos para constituir un bloque funcional ms complejo. Pero en el caso de los circuitos integrados de complejidad VLSI y superiores no resulta prctica la realizacin fsica de un prototipo y por ello es necesario simular y verificar su correcto comportamiento antes de integrarlos.. As, mediante simulacin es posible una rpida deteccin de errores en fases tempranas del diseo, resulta factible la reutilizacin del mismo para diferentes tecnologas y se pueden utilizar las herramientas de sntesis actuales para obtener rpidamente un esquema lgico o estructural y, en definitiva, una netlist* de entrada para el trazado fsico (layout) del ASIC, MCM, etc. o la asignacin de recursos (mapping) en el caso de la lgica programable (PLDs y FPGAs).Todo ello, obviamente, incrementa la productividad y la eficacia del diseo.
Los HDLs son usados para modelar la arquitectura y comportamiento de sistemas electrnicos discretos. Se utilizan en la fase de diseo Necesidad de Simulador lgico Herramienta necesaria para reproducir el comportamiento del sistema modelado Permite la verificacin del sistema diseado.
El hecho de realizar una sntesis lgica obliga a ciertas restricciones en la tarea de realizar las descripciones con HDLs. No se pueden utilizar todas las construcciones de los lenguajes, y las que estn permitidas hay que utilizarlas adecuadamente.
Cada uno de los sintetizadores que existen actualmente en el mercado tienen unas restricciones distintas, si bien, son muy parecidas en cada uno de ellos.
El mismo modelo puede ser sintetizado en libreras de distintos vendedores. Reduccin de la dependencia con el fabricante de ASICs, ya que la portabilidad a otra tecnologa es mucho ms rpida. Reutilizar el diseo en componentes tan distintos como ASICs o FPGAs con un esfuerzo mnimo.
Descripcin comportamental (behavioral) Descripcin de flujo de datos (data-flow) Descripcin estructural (estructural)
La simulacin del diseo a tan alto nivel, antes de la implementacin a nivel de puertas, permite testar la arquitectura y rectificar decisiones en las primeras fases de diseo, con un esfuerzo mucho menor que si se realizase en fases posteriores. Soporta modelos de tiempos sncronos y asncronos. Posibilidad de implementar distintas tcnicas de modelado digital (descripciones de mquinas de estados finitos (FSM), descripciones algortmicas, redes de Petri, y ecuaciones Booleanas El lenguaje es pblico y "not propietary" (especialmente en el caso del VHDL).
Simuladores Sintetizadores de HDL, teniendo que mantener el resto de las herramientas para otras fases del Diseo. El uso de estos lenguajes hace que involuntariamente se pierda un poco de control sobre el aspecto fsico del diseo, dndole una mayor importancia a la funcionalidad de dicho diseo.
SISTEMAS DIGITALES
REFERENCIAS
http://arantxa.ii.uam.es/~jgonzale/fco/curso08-09/download/seminarios-vhdl.pdf http://dspace.ups.edu.ec/bitstream/123456789/40/7/Capitulo1.pdf