ENTORNO MAX-PLUS II VHDL

Escuela Universitaria de Ingeniera Dpto. Electrnica y Telecomunicaciones J.A. Sainz 1) ABRIR UN NUEVO FICHERO DE TEXTO File > New > Text Edit File > OK
00_ENTORNO MAX+plus II VHDL.pdf

Sin escribir nada 2) File > Project > Set Project To Current File Seleccionar un nombre con extensin VHD

3) ESCRIBIR EL CDIGO VHDL

AHORA EL FICHERO VHDL Y EL PROYECTO TIENEN EL MISMO NOMBRE Y SE PUEDE EMPEZAR A ESCRIBIR EL FICHERO DE TEXTO VHDL. Ver los nombres de las ventanas de Max+plus II y del editor de textos. 4) CUANDO SE TERMINA SE SALVA Y SE CHEQUEA File > Project > Save & Check

5) COMPILAR EL DISEO PARA PODER REALIZAR LA SIMULACIN (FUNCIONAL) File > Project > Save & Compile

LA COMPILACIN SE DEBE REALIZAR CON LA OPCIN Functional Snf Extractor ACTIVA

Podra estar activada la temporal Timing Snf Extractor En este caso (con la ventana del compilador activa) seleccionar

el SNF TEMPORAL Functional SNF Extractor

6) EDITAR EL FICHERO DE ESTMULOS File > New > Waveform Editor File

SE ABRE LA VENTANA

CON EL BOTN DERECHO DEL RATN Enter Node From Snf

SELECCIONAR: Inputs, Ouputs, ....LIST Con el smbolo ==> Se seleccionan las seales

EL EDITOR DE ESTMULOS SE ABRE CON LAS SEALES DE ENTR ADASALIDA SELECCIONADAS EN LA VENTANA Selected Nodes & Gro ups

AHORA SE PUEDEN EDITAR LOS ESTMULOS DE ENTRADA El tiempo del anlisis se puede cambiar desde File > End Time

Seleccionando parte de la seal (bus) se puede poner el valor deseado o modificarlo

Seleccionando parte de la seal se puede poner a nivel bajo o nivel alto seleccionando los botones del 0 1. Para ver todo el tiempo del anlisis seleccionar el botn de las cuatro flechas. Si la seal completa seleccionada es un reloj se colocan sus parmetros Multiplied by seleccionando el botn del crculo rojo. Para ajustar el reloj mediante el periodo debe estar desactivado el snap to gris en options.

Para modificar la resolucin se cambia en Options > Grid Size Si se desea que la parte de seal seleccionada no est condicionada por el grid ste desactiva Options > Snap to Grid.

Una vez editados los estmulos se puede proceder a salvar y simular File > Project > Save & Simulate

Si se modifican los estmulos se puede volver a salvar y simular

Una vez que los resultados son los adecuados se procede a la seleccin del PLD. Assign > Device

Hay que salvar y compilar. La compilacin hay que hacerla ahora con el Timing SNF Extractor activado para poder realizar una simulacin que tenga en cuenta las caractersticas temporales del PLD elegido. Desde la ventana del compilador, Processing > Functional SNF Extractor (si est activado ste, para as pasar al Timing SNF Extractor). La ventana del compilador cambia.

La documentacin generada se puede consultar en el fichero.rpt que se puede abrir clickeando en rpt. Tambin se genera el fichero .pof para programar el PLD. Se pueden cambiar los pines asignados al PLD (ver fichero rpt) Assign > Pin Location > Chip Se escribe el Node Name y el nmero de Pin.

Si se cambian los pines hay que volver a compilar. La simulacin que se realice tiene ahora en cuenta la respuesta temporal del PLD elegido. Para enviar el fichero de grabacin a la Placa de Altera Max+Plus II > Programmer

Se abre la ventana,

Se clickea Program y se indicar si la carga ha sido correcta.

Cuando el diseo est completamente terminado se puede generar un directorio con el nombre correspondiente al fichero vhdl junto con .cir donde se salvan todos los ficheros correspondientes al diseo. Despus de hacer esto se pueden borrar todos los ficheros que estaban en el directorio de trabajo. File > Project > Archive