UNIVERSIDAD DE LOS LLANOS Facultad de Ciencias Bsicas e Ingeniera Ingeniera Electrnica FORMATO DE LABORATORIO

FACULTAD: PROGRAMA:

FACULTAD DE CIENCIAS BSICAS E INGENIERA INGENIERA ELECTRNICA INFORMACIN Circuitos Digitales I 611435 3

Nro CARACTERISTICAS 1 DENOMINACIN DEL CURSO: 2 CDIGO: 3 No. CRDITOS Y RELACIN: 4. UNIDADES TEMTICAS

Herramientas CAD y lenguajes de descripcin de hardware. Dispositivos Lgicos Combinacionales (MSI) 5. OBJETIVOS Disear un generador de paridad par e impar a travs del lenguaje de descripcin VHDL de (7 bits para el dato y 1 bit para la paridad) Disear un detector de paridad para e impar para el circuito anterior(7 bits para el dato y un bit para la paridad)

6. MATERIALES Y EQUIPO Computador personal Software Xilinx ise 13.4

MARCO TEORICO En computacin y teora de la informacin, la deteccin y correccin de errores es una importante prctica para el mantenimiento e integridad de los datos a travs de diferentes procedimientos y dispositivos como medios de almacenamiento confiables. La comunicacin entre varias computadoras produce continuamente un movimiento de datos, generalmente por canales no diseados para este propsito (lnea telefnica), y que introducen un ruido externo que produce errores en la transmisin. Por lo tanto, debemos asegurarnos que si dicho movimiento causa errores, stos puedan ser detectados. El mtodo para detectar y corregir errores es incluir en los bloques de datos transmitidos bits adicionales denominados redundancia. El primer sistema de correccin de errores que se dise se llama generador de Paridad par e impar.

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Generador de paridad par Un cdigo que permite detectar errores es el cdigo de paridad. El principio es aadir un bit de paridad para hacer que el nmero total de bits (incluida la palabra) sea par o impar. Un bit de paridad par, incluido con el mensaje (palabra), convierte el nmero total de unos en par (paridad par) y el bit de paridad impar hace el total de unos impar (paridad impar). El generador de paridad es un sistema combinacional que permite generar el bit de paridad de una palabra de cdigo. La informacin se transmite y el comprobador de paridad recepciona la informacin con el fin de validarla.

En la tabla 1. los bits de entrada A, B, C constituyen el mensaje y el bit de paridad P la salida. En la tabla, se escoge P de tal forma que la suma todos los unos es par.

Mensaje de tres Bits

Bit de paridad Par generado

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Tabla 1. Tabla de verdad de un generador de paridad.

Detector de Paridad: No es ms que un circuito combinacional que me va a detectar el bit de paridad que se forma en el generador de paridad, en caso de de usar un generador par, se obtendra la siguiente tabla de verdad. Donde C es la deteccin que depende de la entrada del dato ms el bit del generador de paridad.

Mensaje de tres Bits

Bit de paridad DETECCION Par generado

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DIAGRAMA DE BLOQUES DEL SISTEMA COMPLETO

En el diagrama anterior se puede observar que el generador agrega un bit a la palabra de entrada y esa informacin es enviada a travs del medio de transmisin y en el detector ingresan la informacin ms el bit de paridad del generador, en caso de que el generador sea par y la informacin que se envi contenga un nmero impar de 1 en la palabra, el detector debe encender el led que correspondera a decir que la paridad es impar.

ALGEBRA DE BOOLE
Adicin 1 2 3 4 A + A' = 1 A+0=A A+1=1 A+A=A Producto A A' = 0 A1=A A0=0 AA=A LEYES Ley Complemento Ley Identidad Maximilidad de 1 y 0 Ley de Idempotencia

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5 6 7 8 9 A+B=B+A A + (B + C) = (A + B) + C A +(B C) = (A + B) (A + C) A+AB=A (A + B)' = A' B' AB=BA A (B C) = (A B) C A (B + C) = A B + A C A (A + B) = A (A B)' = A' + B' Ley conmutativa Ley Asociativa Ley Distributiva Ley de Absorcin Ley de DeMorgan

LABORATORIO A DESARROLLAR Con las bases tericas desarrolladas en el curso de digitales I y la lectura nombrada anteriormente el estudiante se encuentra en la capacidad de desarrollar un generador y detector de paridad ( PAR, E IMPAR) para 7 bits de informacin. Para la entrega adecuada del informe se debe tener en cuenta: 1. Debe dar solucin a travs de ecuaciones lgicas la tabla 1, aplicando la teora de algebra de boole, y anexar la ecuacin completa, circuito combinacional que se genera. 2. Debe dar solucin al problema planteado con sus correspondientes ecuaciones, tanto para (generador como el detector de paridad par como impar), y su correspondiente circuito equivalente. 3. Debe entregar su correspondiente lenguaje de descripcin de hardware, haciendo uso exclusivamente de las tcnicas de mapeo o esquemtico para el punto 2.

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10. FUENTES BIBLIOGRAFICAS 10.1 FUENTES DE CONSULTA BASICA FLOYD, Thomas L. Fundamentos de sistemas digitales, Prentice Hall, 7ed. TOCCI. Sistemas Digitales principios y aplicaciones, Prentice Hall, 6ed. WAKERLY. Diseo digital principios y prcticas, Prentice Hall. MANO. Diseo digital, Prentice Hall Maxinez, David G. El arte de programar sistemas digitales. 10.2 FUENTES DE CONSULTA PARA PROFUNDIZACION BROWN S. Fundamentals of Digital logic with VHDL Design, McGraw Hill, 2000. Hwang, Enoch O. Microprocessor Design, Principles and Practices With VHDL, Brooks / Cole 2004 Pedroni, Volnei A. Ciruit design with VHDL, MIT Press, Cambridge Massachusetts, London, England, 2004. 10.3 Fuente de consulta e-libro Computacin IV Diseo de los sistemas digitales: combinatorios, secuenciales, funcionales e iterativos Autor: Ibarra Quevedo, Ral Serrano Lpez, Miguel Diseo VHDL de sistemas digitales sobre dispositivos lgicos programables FPGAS Autor: Ballesteros Larrotta, Dora Mara Pirajn Aranguren, Alexis Javier