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Universidad Nacional Mayor de San Marcos Facultad de Ingeniera Electrnica y Elctrica

Curso Profesora Alumno Horario

: Electrnica de Potencia I : Nez Villacorta Hilda : Velsquez Zavala Fernando : martes 2 4 pm

Informe previo N1

Rectificadores monofsicos y trifsicos

OBJETIVOS
Realizar el diseo de compuertas CMOS usando el software Microwind.

PROCEDIMIENTO
1. Presentar en LABORATORIO el LAYOUT realizado del inversor (inv.msk). considerar para el layout el esquema de la figura A y la figura B del diagrama de barras (STICK). Tratar de conseguir un layout de dimensiones minimas.

FIG. A DIAGRAMA DE BARRAS (STICK)

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FIG. B LAYOUT DEL INVERSOR CMOS Abrimos el programa Microwind. Seguidamente realizamos el diseo del LAYOUT del inversor.

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2. Para el LAYOUT del inversor, hallar las dimensiones (W/L) de los transistores, la frecuencia MAXIMA de operacin y dar respuesta escrita a todas las interrogantes de la gua que estn arriba planteadas. En el inversor CMOS tenemos dos tipos de transistores: canal P y canal N. Veamos cmo son las dimensiones W/L. Para esto se debe aplicar un zoom (+) al layout. P MOS

W = 2 = 2*0.6um/5 = 0.24um L= 10 = 10*0.6um/5 = 1.2um N MOS

W = 3 = 3*0.6um/5 = 0.36um L= 10 = 10*0.6um/5 = 1.2um Ambos parmetros no son iguales para cada transistor. Pero se aprecia que los valores mnimos son: W = 0.224um, L = 1.2um

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Para encontrar la mxima frecuencia de operacin realizamos la simulacin del circuito.

Vemos q la mxima frecuencia de operacin es f = 0.918 GHz.

Cuestionario
En simulate/process in 3D se puede observar paso a paso la formacin de todas las capas. Intentar entender el proceso. Con las flechas, se puede acercar el dibujo hasta que se vea un corte de los transistores. Se pueden identificar el NMOS y el PMOS?

Formacin de la difusin tipo N. Se formara el NMOS.

Formacin de la difusin tipo P. Se formara el PMOS.

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En simulate/process in 2D se puede observar cortes a distintos niveles del inversor, dibujando la lnea en el lugar en que qieras ver el corte. Una vez seleccionada esa opcin de men se deber definir la lnea de corte en el layout. Hacer varios cortes y tratar de interpretarlos.

Realizamos un corte vertical al LAYOUT de manera q atraviese los dos transistores que conforman el inversor.

El corte vertical est sealado por la lnea celeste troceada. Luego en otra ventana aparece las capas q forman el LAYOUT.

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Como se esperaba se observan las diferentes capas del inversos CMOS y el material usado tales como las difusiones tipo N, tipo P, el substrato, el polisilicio y los contactos metlicos.

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Extraer las net list SPICE en el men file/make spice files. Se puede ver la descripcin SPICE y si se lleva a cabo la extraccin del circuito (extract) se grabara un fichero *.cir adecuado para SPICE. En el fichero SPICE hay dos transistores, pero hay algo ms? Se sabra decir que origen tienen estos elementos? Influyen en ellos el LAYOUT?

Extrayendo

Efectivamente se observa la descripcin de los transistores MOS. Pero tambin se aprecia cuatro capacitancias. Estas son inherentes al LAYOUT, debido a la separacin de los contactos metlicos. Los nmeros indican el nodo respectivo de conexion.

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