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MANTENIMIENTO DE EQUIPOS INFORMTICOS

Ignacio Moreno Velasco UNIVERSIDAD DE BURGOS Versin 6.3 Marzo 2011

3.- MEMORIA

Ignacio Moreno Velasco

Apuntes Mantenimiento de Equipos Informticos

NDICE
3.Memoria ................................................................................................................................................................1 3.1.3.1.1.3.1.2.3.1.3.3.2.3.2.1.3.2.2.3.2.3.3.2.4.3.2.5.3.2.6.3.3.3.3.1.3.3.2.3.3.3.3.3.4.3.3.5.3.3.6.3.4.3.4.1.3.4.2.3.4.3.3.4.4.3.5.3.5.1.3.5.2.INTRODUCCIN 3

Jerarqua de memoria ............................................................................................................................... 4 Ejemplo: Controlador de memoria Intel 975x .......................................................................................... 5 Ejemplo: Controlador de memoria integrado en amd64 x2...................................................................... 5 MEMORIA DEL SISTEMA (BIOS, BASIC INPUT OUTPUT SYSTEM) 6

BIOS adicionales ...................................................................................................................................... 8 Acceso a las rutinas del BIOS .................................................................................................................. 8 Memoria CMOS RAM ............................................................................................................................. 9 Programa de configuracin BIOS (BIOS Setup).................................................................................... 11 Arranque del sistema .............................................................................................................................. 12 Tecnologas ............................................................................................................................................ 14 MEMORIA RAM 17

SDRAM (Syncronous Dinamic RAM)................................................................................................... 17 DDR SDRAM (Double Data Rate SDRAM). ........................................................................................ 25 El controlador de memoria ..................................................................................................................... 28 Configuracin......................................................................................................................................... 29 Refresco.................................................................................................................................................. 30 Mdulos.................................................................................................................................................. 31 MEMORIA CACH 36

Nivel lgico ............................................................................................................................................ 36 Nivel fsico ............................................................................................................................................. 38 Ejemplos................................................................................................................................................. 38 Tecnologa .............................................................................................................................................. 38 MANTENIMIENTO 40

Errores de memoria ................................................................................................................................ 40 Cuestiones de mantenimiento................................................................................................................. 42

Tema 3: La memoria

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3.1.- INTRODUCCIN
Si entendemos el sistema de memoria como el conjunto de elementos que permite guardar instrucciones y datos para que luego el microprocesador pueda recuperarlos, podemos dividirlo en varios bloques funcionales segn varios criterios. Controlador de memoria integrado con el microprocesador En la actualidad el controlador de memoria se encuentra integrado en el mismo die que la CPU.

AMD x4
Cache L2

B.Datos Controlador Memoria 64 B.Datos 64

DDR2 Mdulo/s

System Request Interface

CPU0
Cache L1

Registros configuracin

Mdulo/s

Cache L2

Cache L1

Cache L3

SWITCH

CPU1 CPU1
Cache L1

Cache L2

Interfaz Bus externo Interfaz Bus externo Interfaz Bus externo

Enlace HT

Enlace HT

Chipset

CPU1
Cache L1

Cache L2

Enlace HT

Arquitectura AMD de cuatro nucleos usada en sus procesadores Opteron y Phenom

Controlador de memoria externo al microprocesador Anteriormente, la arquitectura integraba el controlador de memoria en el chipset, externo al microprocesador:
Diagrama general de un sistema de memoria de un PC actual a falta del BIOS.

Frontside Bus (FSB): Bus frontal, bus del sistema (Host Bus). Comunica la CPU con el resto del sistema. Backside Bus: Bus trasero. Bus independiente de acceso de la CPU a la memoria cach de 2 nivel.

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3.1.1.- JERARQUA DE MEMORIA Jerarqua de memoria por tiempo de acceso (latencia) en ciclos de CPU, cantidad disponible y cercana a la CPU.

Ejemplo: Tabla de latencias de acceso a memoria


Processor AMD Phenom II X4 920 (2.80GHz) AMD Phenom @ 2.8GHz Athlon X2 5400 (2.80GHz) Intel Core 2 Quad QX9770 (3.2GHz) Intel Core 2 Quad Q9400 (2.66GHz) Intel Core i7-965 (3.2GHz)
www.anandtech.com

L1 Latency 3 cycles 3 cycles 3 cycles 3 cycles 3 cycles 4 cycles

L2 Latency 15 cycles 15 cycles 20 cycles 15 cycles 15 cycles 11 cycles

L3 Latency AMD won't tell me AMD won't tell me 42 cycles

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3.1.2.- EJEMPLO: CONTROLADOR DE MEMORIA EXTERNO DEL INTEL 975X

En la figura se distinguen los bloques principales del controlador de memoria Intel 82975X Memory Controller Hub (MCH) perteneciente al chipset Intel 975X: Interfaz con el bus del sistema (Conexin a CPU) Doble interfaz con la memoria RAM. Interfaz con el bus de enlace (DMI) con el puente sur. Interfaz con sistema grfico mediante bus PCI Express. Bloque de configuracin elctrica. Resto de seales de control (reloj, reset, etc.)

3.1.3.- EJEMPLO: CONTROLADOR DE MEMORIA INTEGRADO EN AMD64 X2

AMD integra junto a las 2 CPUs, adems de las cachs L1 y L2, el controlador de memoria de doble canal. El bus HyperTransport sirve para la comunicacin con el resto del sistema.

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3.2.- MEMORIA DEL SISTEMA (BIOS, BASIC INPUT OUTPUT SYSTEM)


Podemos entender el BIOS como un pequeo sistema operativo, capaz de ejecutar las tareas ms bsicas sin necesidad de ningn otro software. Como sistema operativo, dispone de una interfaz de usuario que permite su configuracin y que es conocido como BIOS-SETUP.

Ejemplo de ubicacin fsica dentro del chipset.

Pantalla de inicio de un PC donde se ven los mensajes mostrados por el BIOS.

El BIOS esta formado por un conjunto de rutinas que se encargan de: Arrancar el sistema (P. ej. todas las salidas por pantalla y las entradas por teclado que se realizan durante el arranque del sistema antes de que se carge el sist. op. son realizadas por las rutinas BIOS). Verificar los elementos bsicos para el funcionamiento del sistema (CPU, memoria, teclado, ...) Configurar el sistema, inicializacin: Se lee el estado de microinterruptores y puentes de la placa base, as como los datos de configuracin que residen en la memoria permanente conocida como CMOSRAM. Con estos datos: - Se crean los vectores de interrupcin. - Se habilitan/deshabilitan los puertos de E/S. - Se configuran dispositivos Plug&Play. - Se obtiene la hora y fecha del sistema, etc. Cargar el sistema operativo. Una vez cargado el sistema operativo, estas rutinas le sirven de interfaz con el hardware.

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Algunos PCs antiguos no soportaban hardware ms moderno debido a que su BIOS no inclua cdigo para manejarlo (arranque con CD-ROM, utilizacin de discos duros mayores de 8 GB, etc.). Este problema se solventaba actualizando el BIOS, o instalando un driver especfico del dispositivo que manejaba el hardware directamente sin llamar a rutinas del BIOS. El arranque mediante CD-ROM slo poda conseguirse actualizando el BIOS ya que no pueden cargarse drivers antes del arranque.

Sirve de capa aislante entre hardware y software, de forma que un programa que acceda al hardware a travs de rutinas del BIOS podr funcionar en todos los PCs. Si el hardware es distinto el cdigo de las rutinas de acceso ser distinto, pero el paso de parmetros idntico. Cualquier programa que incluya acceso a la tarjeta de video mediante funciones del BIOS, debe funcionar independientemente de la tarjeta grfica del equipo, puesto que la llamada a dichas funciones es idntica aunque su cdigo sea distinto. El BIOS estndar reside en ROM, habitualmente en un chip incrustado en un zcalo de la placa base. Desde el punto de vista lgico, ocupa el ltimo segmento del primer megabyte del mapa de memoria, es decir desde F000:0000 hasta F000:FFFF (64 KB).

P. ej. en el chipset Intel 810, el BIOS se encuentra incluido en uno de sus chips (El llamado Firmware Hub o FWH), concretamente existen dos versiones: el 82802AC que incluye 8 Mbit y el 82802AB que incluye 4 Mbit. Ambos casos utilizan tecnologa Flash EEPROM. Esta memoria est organizada en bloques de 64 kB.

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3.2.1.- BIOS ADICIONALES En el mapa de memoria original del PC, los tres segmentos que se encuentran inmediatamente por debajo del ROM-BIOS pueden usarse para incluir BIOS adicionales, como por ejemplo: La omnipresente BIOS de la tarjeta grfica que reside en un chip ROM de la propia tarjeta. Esas rutinas de visualizacin permiten ver los mensajes en pantalla durante el arranque del sistema. BIOS de la tarjeta de red: En sistemas que precisan la conexin a un servidor para su arranque. BIOS de controladoras integradas en placa base (o tarjeta) SATA-RAID o del bus perifrico SAS.
Si en un mismo sistema coexisten varias tarjetas de expansin, esa zona de memoria reservada puede RAID, ofrecen la posibilidad de seleccionar la direccin BIOS donde se ubicarn.

agotarse y dar lugar a conflictos de direccin. Para evitar eso, muchas tarjetas, como controladoras SATA-

3.2.2.- ACCESO A LAS RUTINAS DEL BIOS

Acceso del Software Para acceder desde cualquier programa a las rutinas o funciones que contiene el BIOS, se eligieron las interrupciones software como mecanismo de llamada. Como slo existen 256 interrupciones, se agruparon las funciones segn el tipo de hardware sobre el que actan. Para distinguir entre todas las funciones de cada interrupcin, antes de llamar a la interrupcin debe escribirse en el registro AH el nmero de funcin.
Por ejemplo, las llamadas a todas las funciones del BIOS para acceder al disco duro y disquetera se realizan mediante la interrupcin 13h.

Interrupciones del BIOS Interrupcin


10h 11h 12h 13h 14h 15h 16h 17h 1Ah

Servicios
Tarjeta de video Determinar configuracin del sistema. Determinar tamao RAM Disquetera y disco duro Puerto serie Funciones adicionales del AT Teclado Puerto paralelo Reloj de tiempo real (RTC), fecha y hora

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Ejemplo: Dentro de las funciones de video agrupadas en la interrupcin 10H, llamamos a la de seleccin de modo de video (pasando un cero en la parte alta del acumulador, AH). El paso de parmetros se hace mediante la parte baja del acumulador (AL). En nuestro caso pasamos un 12 que significa VGA, 640x480, 16 colores.
MOV AH, 0 MOV AL, 12 INT 10H ; Funcin seleccin modo de video. Pasar un cero a AH ; 12 = modo de video VGA ,640x480, 16 colores, 12 en AL ; llamada a rutinas BIOS de la tarjeta grfica

Acceso del Hardware El hardware accede a dichas rutinas mediante las interrupciones hardware. Aunque se explicar con ms detalle en otro tema, podemos adelantar que cada dispositivo hardware tiene asociada una linea fsica de interrupcin por la que pide atencin a la CPU. Cuando la CPU puede atender dicha interrupcin, ejecuta la rutina del BIOS asociada unvocamente a dicha lnea de interrupcin mediante los llamados vectores de interrupcin. 3.2.3.- MEMORIA CMOS RAM La informacin de configuracin del BIOS se guarda en una memoria, conocida como CMOS-RAM, que es alimentada por una pila (fecha y hora, cantidad y geometra de discos duros, cantidad y tipo de disqueteras, memoria instalada, puertos USB, etc...). Esta rea de memoria que originalmente tena 64 bytes no forma parte del rea de memoria RAM, sino que es accesible a travs de los puertos de E/S (70h y 71h). Escribiendo en el puerto 70h la direccin del byte que deseamos leer, podremos leer dicho byte en el puerto 71h. Para acceder a la fecha y la hora del sistema tambin puede ejecutarse una rutina del BIOS a la que puede llamarse mediante la interrupcin 1Ah, registro AH=04h y AH=02h. Cuando falla la pila de la CMOS-RAM, se cargan los valores por defecto que estn grabados en el BIOS.

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PROPUESTO 3.1: Traducir y comprender el siguiente texto. The recommended method of accessing the date in systems with Intel Workstation Boards is indirectly from the Real Time Clock (RTC) via the BIOS. The BIOS on Intel Workstation Boards contains a century checking and maintenance feature. This feature checks the two least significant digits of the year stored in the RTC during each BIOS request (INT 1Ah) to read the date and, if less than 80 (i.e., 1980 is the first year Workstation Board Description supported by the PC), updates the century byte to 20. This feature enables operating systems and applications using the BIOS date/time services to reliably manipulate the year as a four-digit value.
Intel Workstation board OR840 Technical Product Specification.

Ejemplo: IMPLEMENTACIN DEL SISTEMA DE MEMORIA BIOS. Observar como el puente sur (PCI ISA IDE Xcellerator) est comunicado con el I/O Controller (izda) y con el BIOS (dcha) mediante los buses tpicos. El I/O Controller contiene adems la CMOS-RAM que puede borrarse mediante jumper. Tambin puede observarse la pila conectada a Vbat. El chip Flash EEPROM que contiene el BIOS dispone de un circuito de proteccin contra escritura.

Preventing BIOS failures using Intel Boot Block Flash Memory. Application Note AP-636. Intel

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Zona de variables BIOS Las variables que utilizan las rutinas BIOS son copiadas a una zona de memoria RAM que comienza en la posicin 0040:0000, justo despus de la tabla de vectores de interrupcin. En la direccin 0040:0000, por ejemplo, se encuentra la direccin de E/S asignada al puerto serie COM1.

Ejemplo: Circuito integrado 82371EB, puente sur del Chipset Intel 440BX. Contiene un RTC junto con 256 bytes de RAM mantenida por batera (CMOS). Incorpora dos rangos de 8 bytes de memoria cuyos accesos de lectura y/o escritura pueden ser bloqueados. Impide, p. ej. la lectura no autorizada de contraseas u otra informacin de seguridad. Tambien soporta alarma por fecha con intervalos entre 1 segundo y 1 mes.

3.2.4.- PROGRAMA DE CONFIGURACIN BIOS (BIOS SETUP) El programa de configuracin del BIOS conocido como BIOS Setup, est formado por un conjunto de rutinas que residen en ROM. Estas rutinas implementan una interfaz de usuario permitiendo configurar parmetros del sistema y salvar dicha configuracin en el rea de memoria CMOS-RAM ya mencionada.

P. ej. se puede deshabilitar la disquetera de forma que el sistema operativo y las aplicaciones crean que no existe este dispositivo, seleccionar el tipo de disco duro, ajustar la hora del sistema, etc.

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3.2.5.- ARRANQUE DEL SISTEMA En cuanto se enciende el ordenador el micro accede a la ROM donde se guardan las rutinas que debe seguir el ordenador para arrancar y cargar el sistema operativo: 1. Al encender el ordenador se accede a la direccin F000h:FFF0h que contiene, en la mayora de los casos, un salto a un conjunto de rutinas del BIOS llamado POST (Power On Self Test). 2. Se ejecutan estas rutinas de chequeo. 3. Se configura el sistema (Memoria disponible, puertos, disquetera, discos duros,) 4. Se busca en el primer sector del disco de arranque la presencia del sistema operativo o de algn gestor de arranque. 3.2.5.1.POST (Power On Self Test)

Son una serie de pruebas de diagnstico que el ordenador realiza de manera automtica cuando se enciende o se reinicia. Con ellas se comprueban todas las funciones de hardware importantes del ordenador (el conteo de la memoria, la breve iluminacin del LED del teclado durante el arranque, etc.). Antes de realizar cada chequeo, el BIOS pone el cdigo POST de dicho chequeo en la direccin de puerto 80H (las BIOS Compaq utilizan la 84H). Estos diagnsticos del sistema y operaciones de inicializacin se realizan ante un arranque en fro o un reset hardware, obvindose en arranques en caliente (Ctrl+Alt+Supr).

Existen unas tarjetas especiales llamadas tarjetas POST que una vez insertadas en una ranura ISA o PCI de cdigos POST que el fabricante de la placa base o el del BIOS ofrece, pueden localizarse averas que impiden el arranque del sistema.

monitorizan los cdigos y los muestran en un display con formato XX hexadecimal. Acudiendo a la tabla

Ejemplo: varios de los chequeos que realiza el POST de un BIOS fabricado por AMI:

Chequeo de los registros del micro: Se cargan todos los registros con valores 05555h, 0AAAAh, 0CCCCh, 0F0F0h y chequea si se retienen los valores. (Observar que 516 = 01012 y A16 = 1010, de forma que se prueban todos los bits con valores 0 y 1).

Accin ante el error: 5 pitidos cortos en un bucle infinito. El sistema se para.


Checksum del ROM BIOS: Se suman las palabras del BIOS ROM desde F000:8000h hasta F000:FFFEh. La suma de las palabras (Checksum) debe ser 0.

Accin ante el error: 9 beeps cortos en un bucle infinito. El sistema se para.


Chequeo del controlador del teclado. Chequeo del registro de arranque de la CMOS. Chequeo de los canales 2, 1, 0 del timer. Chequeo del refresco de memoria. Tema 3: La memoria versin 6.3 12/43

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Chequeo de los primeros 64 KB de memoria. Chequeo de memoria cach. Pila CMOS, opciones y checksum Verificacin del tipo de display. Paso a modo protegido. Chequeo de las lineas de direccin y bsqueda del tamao de memoria. Chequeo de memoria convencional y extendida. Chequeo del controlador DMA. Chequeo del teclado. Verificacin y configuracin del sistema, incluye: Configuracin disquetera. Configuracin disco duro. Verificacin tamao memoria. Control de la ROM opcional. Inicializar rea de datos del timer Configurar puertos impresora y RS-232. Chequear bloqueo de teclado. Visualizar todos los mensajes de error Pasar el control al ROM del sistema. Si se detecta ROM opcional (p. ej. SATA-RAID) se pasa el control a ella.

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3.2.6.- TECNOLOGAS

3.2.6.1.-

BIOS

La tecnologa de fabricacin de los circuitos integrados que contienen el cdigo BIOS ha evolucionado: EPROM Hasta hace poco utilizaban tecnologa EPROM (Erasable Programable ROM). En esta tecnologa, son grabadas por el fabricante, aunque tambin el usuario puede hacerlo con un aparato especial. Este aparato grabador de EPROMs tiene un zcalo ZIF donde insertar el circuito integrado que es controlado por software desde un PC. Pueden volverse a grabar, pero antes deben borrarse mediante una exposicin prolongada a radiacin ultravioleta. Flash EEPROM Las ROM modernas, utilizan tecnologa FLASH EEPROM (Electrically Erasable Programmable ROM), lo que, adems de aludir a la posibilidad de borrarla elctricamente, nos dice que las reprogramaciones se efectan en un corto periodo de tiempo. La reprogramacin se realiza habitualmente desde algn software especfico. Hasta hace poco mediante un disquete de arranque limpio (i.e. modo real) que contiene un programa al efecto (p.ej. FLASH Memory Update Utility de Intel), adems de un fichero con el nuevo cdigo binario. El tamao de este archivo nos indica el tamao del BIOS (Actualmente hasta varios MBs). En las primeras unidades, un fallo o interrupcin del proceso de regrabacin poda provocar que el sistema no volviera a arrancar por la falta del cdigo bsico de arranque que reside en el BIOS.

Actualmente, en los chips EEPROM, la memoria se encuentra organizada en bloques que pueden borrarse y actualizarse de forma individual o grupal. Uno de estos bloques, el bloque de arranque (boot block), se encuentra protegido para evitar su corrupcin y por tanto la imposibilidad de arrancar el equipo.

PROPUESTO 3.2: Traducir y comprender el siguiente texto: One common example: system not waking up from standby mode properly. In a typical scenario, a system works fine until a new riser card or peripheral is added and problems surface in getting the system to wake up. Since the BIOS plays a key role in preparing a system for standby mode, a BIOS update can resolve such issues.

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La regrabacin por software permite una actualizacin del cdigo BIOS que corrija errores o incorpore nuevas prestaciones. Tambin abre una posible va de ataque a virus, que puede evitarse bloqueando la regrabacin, por ejemplo mediante algn jumper en la placa base, como puede observarse en la siguiente figura.

En la imagen superior observamos como los jumpers JP9 y JP10 posibilitan o impiden la grabacin de la Flash EEPROM. Lo que hacen es cambiar la tensin de las patillas 10 (JP9) y la 11 (JP10) del chip.

3.2.6.2.-

CMOS RAM

Hace algn tiempo, la memoria CMOS estaba integrada junto con el reloj de tiempo real, como el integrado de la compaa Dallas de la figura:
A la izda. el integrado RTC-CMOSpila junto al chip de memoria ROM que contiene el BIOS. Dcha. Proceso de extraccin de la pila que alimenta al RTC-CMOS.

Actualmente el conjunto RTC-CMOS se encuentra integrado en el chipset de la placa base (Puente sur).

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3.2.6.3.-

La pila

Permite que aunque el PC est apagado, funcione el RTC y se mantengan los datos de la CMOS. La pila suele estar en un zcalo propio para poder reemplazarla. Su duracin disminuye al aumentar el tiempo que el sistema se encuentre desconectado de la red elctrica. P. ej. Placa Mitsubishi IN440 Micro ATX lleva una pila de litio (botn) y especifica que su duracin tpica es de 5 aos, aunque las hay que indican 7 aos de duracin. En la actualidad se utilizan las pilas de Litio en forma de botn, aunque tambin pueden verse acumuladores de Ni-Cad que se recargan mientras el equipo permanece encendido.

The voltage of the battery can affect the RTC accuracy. In general, when the battery voltage decays, the RTC accuracy also decreases. High accuracy can be obtained when the RTC voltage is in the range of 3.0 V to 3.3 V.

Ejemplo: Puente sur Intel 8237AB PCI-TO-ISA / IDE XCELERATOR (PIIX4): Chipsets como el Intel 430TX, 440LX y 440BX comparten diferentes versiones del circuito integrado 8237AB" que incluye el reloj de tiempo real (RTC) y la memoria CMOS-RAM. Consta de 256 bytes divididos en dos bancos de 128 bytes, banco estndar y extendido. El banco estndar, contiene 10 bytes para fecha y hora, 4 bytes usados como registros de control (A,B,C,D) y 114 bytes usados como memoria RAM. El banco extendido utiliza los 128 bytes como RAM de propsito general. Requiere un cristal de referencia de 32'768 kHz para el funcionamiento del RTC (que se divide hasta 1 Hz) y una pila de litio de 3V que proporciona proteccin durante 7 aos aproximadamente. Todos los movimientos de datos entre la CPU y la CMOS se realizan a travs de registros mapeados en el espacio de E/S en las direcciones 70-73h.

Si, al arrancar la computadora, se reciben repetidamente mensajes instando a la ejecucin del setup, puede deberse a un fallo en la batera. En este caso el sistema no puede retener los valores de configuracin en la CMOS.

PROPUESTO 3.3: Traducir y comprender el siguiente texto. A coin-cell battery (CR2032) powers the real-time clock and CMOS memory. When the computer is not plugged into a wall socket, the battery has an estimated life of three years. When the computer is plugged in, the standby current from the power supply extends the life of the battery. The clock is accurate to 13 minutes/year at 25 C with 3.3 VSB applied. NOTE: If the battery and AC power fail, custom defaults, if previously saved, will be loaded into CMOS RAM at power-on.

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3.3.- MEMORIA RAM


3.3.1.- SDRAM (SYNCRONOUS DINAMIC RAM) Los contenidos de memoria deben refrescarse continuamente ya que el estado binario depende de la presencia o ausencia de carga en la celda de memoria (condensador) cuyas corrientes de fuga acabaran por vaciar la celda. 3.3.1.1.Arquitectura fsica de la memoria

Para el acceso fsico a una direccin de memoria, el controlador de memoria se encarga de traducir las direcciones lgicas del sistema operativo a direcciones fsicas (Filas y columnas). El controlador de memoria se encarga de las diferencias existentes entre la direccin lgica a la que se quiere acceder y la direccin fsica a la que se accede. La primera diferencia es que, fsicamente, se accede a filas y columnas de varias matrices que se encuentran en varios circuitos integrados. Este hecho puede apreciarse en la figura inferior. La organizacin fsica de memoria queda jerarquizada de la siguiente manera:
Direccin lgica: F003
Bus direcc.

Controlador de memoria RAM

Direccin fsica: Chips: 5 y 6 Fila: 1F Columna: B3

Celda Matriz Banco Circuito integrado Mdulo


Celda

Estructura de una celda DRAM. Un transistor y un condensador por cada bit.: - Necesidad de refresco - Pgina y fila son sinnimos.

Imagen: Brian T. Davis. Advanced Computer Architecture Laboratory University of Michigan

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Matriz Las celdas se organizan en filas (Pginas) y columnas que forman una matriz. Varias matrices forman un banco. Cuando se direcciona una fila, se dice que se ha abierto un pgina (open page) todos los bits de dicha pgina quedan disponibles en los Sense amplifiers. La direccin de columna aplicada al decodificador de columna determina cuales de los datos de dicha pgina son leidos o escritos. Tamao de pgina: Viene determinado por el nmero de columnas de cada fila y el nmero de bits que tienen la misma direccin de fila (n de matrices).

Ejemplo: En la figura siguiente, el tamao de pgina es de 1024 columnas de 4 bits cada una = 512 Bytes. Los antes llamados Sense amplifiers son aqu nombrados como puertas de e/s.

Estructura interna chip DRAM de 4 Mbits (1024 x 1024 x 4 bits)

Las seales (patillas) que tendr el chip de la figura son: RAS (Row Acces Strobe): Indica que la direccin presente en el bus se refiere a una fila de la matriz. CAS (Column Acces Strobe): Indica que la direccin presente en el bus se refiere a una columna. W (Write): Indica que la operacin a realizar es de escritura. OE (Output Enable): Habilitacin de la salida, es decir operacin de lectura. A0-A9: Bus de direcciones de 10 bits (1024 filas columnas) D0-D3: Bus de datos de 4 bits (1 bit por cada matriz).

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Banco Los chips DRAM tambin pueden dividirse internamente en bancos. En la figura un chip DRAM de 256 Mbits formado por 4 bancos direccionados por las seales BA0 y BA1.

Imagen: J. Scott Gardner. www.extremetech.com

Circuito Integrado Ejemplo de organizacin interna de un chip SDRAM

Micron Technology, Inc.

PROPUESTO 3.4: Comprobar concordancia de cifras: Capacidad de cada matriz, n de matrices, N de bancos, etc.

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Suelen nombrarse por su densidad, es decir, por la capacidad del circuito integrado expresado en megabits.
Familia de circuitos integrados de memoria SDRAM de 64 megabits MICRON
Marca del encapsulado MT48LC16M4A2 MT48LC8M8A2 MT48LC4M16A2 (Capacidad matriz x n bancos) x n de matrices 16 Meg x 4 8 Meg x 8 4 Meg x 16 Capacidad matriz x N matric. x n bancos 4 Meg x 4 x 4 banks 2 Meg x 8 x 4 banks 1 Meg x 16 x 4 banks

Mdulo Para conseguir completar un bus de datos de 64 bits como el de los Athlon-Pentium, necesitaramos reunir 8 chips como el de la figura anterior, este conjunto de chips va soldado en una placa de circuito impreso que se conoce como mdulo. Sobre los diferentes tipos de mdulos de memoria RAM hablaremos en apartados posteriores.

Ejemplo: La imagen ilustra un mdulo DIMM usado desde los primeros Pentium (bus de datos de 64 bits).

Imagen: Brian T. Davis. Advanced Computer Architecture Laboratory University of Michigan

3.3.1.2.-

Acceso a memoria

Tiempo de acceso Parmetro que tradicionalmente ha definido la velocidad de acceso a memoria. Representa el tiempo que pasa desde que el micro da una orden de lectura/escritura hasta que el dato queda disponible en el bus de datos. Es un parmetro poco usado. Como veremos a continuacin, en la actualidad se tienen en cuenta varios retardos que se producen en el acceso a memoria que hacen difcil fijar el inicio y el fin de la transferencia para todas las transacciones.

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Rfagas (Burst) El acceso a memoria no se produce de palabra en palabra. Desde la llegada del 486, la CPU extrae los datos de memoria en burst, que son rfagas de varios datos en posiciones consecutivas (i.e. misma fila).
Procesador Tipo memoria BURST BUS DE DATOS 486 DRAM 4 datos x 4 bytes = 16 bytes 4 bytes = 32 bits Pentium FPM, EDO 4 datos x 8 bytes = 32 bytes 8 bytes = 64 bits Pentium Pro, II SDRAM 8 datos x 8 bytes = 64 bytes 8 bytes = 64 bits Athlon XP, 64, Pentium 4 DDR Configurable: 2, 4, 8 datos de 8 bytes = 16, 32, 64 bytes. 2 canales de 8 bytes = 128 bits Core duo, AMD x2 DDR II Configurable: 4, 8 datos de 8 bytes = 32, 64 bytes. 2 canales de 8 bytes = 128 bits

En la actualidad, el controlador de memoria determina la longitud de la rfaga partiendo de los datos que cada mdulo guarda en un chip ROM que incorpora (conocido como SPD), pudiendo quedar fija o cambiarse entre varios valores. Para ello, el controlador de memoria dispone de un registro de configuracin que el BIOS, tras leer el chip ROM, escribe durante el arranque.

Ejemplo: mdulo Corsair CM73SD512R de 512 MByte Registered DDR DIMM con ECC Este mdulo permite longitudes de rfaga de 2, 4 y 8 datos. Ejemplo: El controlador de memoria DDR Intel 82875P especifica: Burst length of 4 and 8 for single-channel (32 or 64 bytes per access, respectively); for dual-channel a burst of 4 (64 bytes per access)

Como ya hemos visto, el acceso a la memoria se realiza por filas y columnas. Cada dato del burst se direcciona fijando la fila (i.e. abriendo la pgina) y cambiando secuencialmente la direccin de columna.

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Cronograma de lectura SDRAM sin cambio de pgina (row) La siguiente figura representa el cronograma de lectura de una SDRAM en rfagas de 4 datos:

RAS: Row Acces Strobe CAS: Column Acces Strobe

BA0: Bank Address 0 WE: Write Enable

tRAC: Sera el equivalente al tiempo de acceso, pues va desde que se direcciona la fila hasta que el primer dato est disponible en el bus de datos. tRCD: Retardo de RAS a CAS. Tiempo que transcurre entre la activacin de ambas seales. tCAC: Intervalo entre la activacin de la seal CAS y la disponibilidad del primer dato del burst. Llamado CAS Latency (CL). Que no haya cambio de pgina significa que las direcciones de banco y de fila (pgina) se encuentran ya cargadas en los latch de fila y de banco: 1. Se activa la seal RAS, indicando que en el bus de direcciones se halla la direccin de la fila (Row). Esta direccin de fila queda fijada hasta que se lean todas las columnas. 2. Instantes despus se activa la seal CAS, indicando que en el bus de direcciones se halla la direccin de la primera columna (Col). 3. Tras un intervalo (tCAC) para extraer el primer dato, ste (Data) aparece en el bus de datos. Este parmetro es ms conocido como CAS Latency, CL, expresado en ciclos de reloj. 4. Se extraen los 4 datos del burst con un ciclo de reloj entre ellos. A esta sincronizacin se debe la S (Syncronous) de las siglas SDRAM.

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Ejemplo: Latencia CAS de lectura de un chip SDRAM Micron MT48LC.

Observar que antes de terminar la rfaga de datos ya se ha direccionado la columna b. 1) Las direcciones de banco y de fila se encuentran ya cargadas en los latch de fila y de banco. 2) Se activa la orden (command) de lectura. 3) Tras 2 ciclos (CL, CAS Latency) el primer dato de la rfaga queda disponible en el bus de datos. 4) Despus se extraen un dato en cada ciclo de reloj.

Ejemplo: Placa Pentium III, bus externo de 100 MHz, Memoria SDRAM de 10 ns, rfaga de 8 datos. El ciclo de reloj ser: 1/100 MHz = 10 ns. Segn el cronograma, el retardo (latencia) entre la orden de lectura (READ) y la salida del primer dato al bus es de 2 ciclos de reloj, es decir 20 ns. A partir de ah se emplea un ciclo de reloj para leer cada uno de los 8 datos del burst (8 x 10 ns = 80 ns). Total = 100 ns. Esto mismo sucede en el resto de circuitos integrados que completan el bus de datos (64 bits), por lo que una rfaga contiene 8 datos de 64 bits. Es decir, 64 bytes en 100 ns 640.000.000 B/s. = 610,3 MB/s.

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Cronograma de lectura SDRAM CON cambio de pgina (row) El anterior cronograma comenzaba con la direccin de fila ya cargada y disponible en el bus de direcciones. Es decir, que nicamente se consideraban los retardos debidos al cambio de columna, sin tener en cuenta los debidos al cambio de fila (pgina). Pero cuando se deben leer/escribir datos de otra fila distinta a la anterior, hay que volver a cargar la direccin de dicha fila, dando lugar a dos nuevos retardos:

tRAS = Active to Precharge Command Delay. Tiempo mnimo que una fila debe permanecer activa antes de poder activar otra distinta. tRP = RAS precharge. Tiempo empleado en limpiar el buffer de fila activa antes de poder cargar otra direccin de fila distinta. A estos dos retardos debidos al cambio de pgina (fila) hay que aadir los que ya habamos contemplado en el primer cronograma que se producen en los accesos a las columnas de la misma fila: tRCD y tCAC (CL). 3.3.1.3.Especificaciones

En sus ltimos aos de vigencia, la memoria SDRAM casi siempre se especificaba mediante la frecuencia de reloj a la que era capaz de sincronizarse: PC-100, PC-133. A veces, se aada el parmetro CAS Latency (CL): P.ej. PC-100, CL2. Especificaciones ms precisas incluan tres cifras en este orden: x-y-z = CAS latency RAS to CAS delay (tRCD) RAS precharge time (tRP). P. ej.: PC-100, 3-3-3
Especificaciones PC-100, PC-133. Bsicamente, estas especificaciones tenan como objetivo aclarar la confusin creada con las especificaciones anteriores de SDRAM. Cuando surgieron los buses de 100 MHz se pensaba que una memoria con especificacin de 10 ns podra funcionar a esa velocidad. Sin embargo los tiempos de latencia y problemas de estabilidad hacan que muchos de estos mdulos no funcionasen. Se deban usar mdulos con tiempo de acceso de 8 ns. As pus, un mdulo de memoria que cumpla la especificacin PC100 o PC133 indica que es capaz de funcionar de forma estable a esa velocidad sin tener que deducirlo de precio era escasa, y el aumento del rendimiento de acceso a memoria hasta de un 20%. Desgraciadamente la mayora de integradores omitan este detalle.

de sus parmetros. Las memorias PC133 se fabricaban tanto con latencias CAS2 como CAS3. La diferencia

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3.3.2.- DDR SDRAM (DOUBLE DATA RATE SDRAM). Se basa en el diseo de la SDRAM, pero transfiere datos tanto en el flanco de subida como en el de bajada de la seal de reloj, con lo que se duplica la cantidad de informacin que puede transferir. An as, la velocidad de transferencia de datos de la memoria DDR no es el doble de la SDRAM debido a: La duplicacin se produce durante la transferencia no en la fase de direccionamiento (bus de direcciones) Los parmetros de latencia ya estudiados.

Cronograma del proceso de lectura de una rfaga de 8 datos en una memoria DDR. Observar la latencia y la transferenica de dos datos en cada ciclo de reloj.

3.3.2.1.-

Nomenclatura

En cuanto a la nomenclatura usada en esta tecnologa tenemos dos tendencias: DDR200, DDR333, DDR400 donde la cifra que acompaa a las siglas DDR se refiere a la frecuencia efectiva del bus (MT/s), no al reloj. Por tanto DDR200 funciona en un bus del sistema a 100 MHz. Otra nomenclatura usada es PC1600, PC2100 que se refiere al ancho de banda terico en MB/s.

PROPUESTO 3.5: Realizar una tabla donde se vea la correspondencia entre las nomenclaturas de la memoria DDR junto con la frecuencia del bus del sistema y el ancho de banda del bus en MB/s.

3.3.2.2.-

Latencia

Actualmente, las memorias DDR-SDRAM suelen especificarse mediante 4 cifras separadas que son respectivamente CL-tRCD-tRP-tRAS expresadas en ciclos de reloj. P.ej. 3-2-2-7

Ejemplo:
Especificacin tpica de latencia en memorias DDR. Los parmetros estn ordenados por orden creciente de importancia.

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Ejemplo:
Parmetros de la memoria DDR instalada en un ordenador porttil con Pentium M 16 GHz y chipset Intel 855GME

Generalmente, cuando se habla de latencia a secas o "CAS Latency, se refiriere al intervalo tCAC expresado en nmero de ciclos de reloj del bus de memoria. Por lo tanto, CL = tCAC/tCLK. Como hablamos de ciclos de reloj, el valor resultante se redondea al valor entero ms prximo permitindose valores mitad como 2,5 CLK (donde tclk se refiere al periodo de reloj del bus de memoria).

Ejemplo: Cuantificar la latencia de una memoria que posee un tcac=25 ns y funciona sobre un bus de memoria a 100 MHz: El periodo de la seal de reloj del bus ser: T = 1/100 MHz Tclk = 10 ns. Diviendo: 25 ns/10 ns Latencia CAS2,5 o tambin expresado CL2,5

Ejemplo: Cul es la velocidad de transferencia usando memoria DDR-400 del tipo 3-2-2-7 para una rfaga de 4 datos que incluye cambio de pgina? Frecuencia de reloj = 200 MHz Periodo de reloj = 5 ns Disponibilidad del 1er dato: (3+2+2+7) ciclos 5 ns/ciclo = 70 ns Lectura de los 4 datos ciclo cada dato ya que es DDR 2 ciclos de 5 ns = 10 ns Tiempo TOTAL aproximado = 70 ns + 10 ns = 80 ns Total datos transferidos = rfaga de 4 datos de 64 bits = 32 bytes Velocidad de transferencia = 32 bytes / 80 ns = 400.000.000 B/s = 381,5 MBytes/s. Este representa el peor caso, pues ha habido que cambiar de fila (pgina).

PROPUESTO 3.6: Comparar la velocidad anterior con la velocidad de transferencia para la misma rfaga si los datos se encontraran en la misma pgina y con la velocidad de transferencia mxima.

3.3.2.3.-

DDR II

Por ser una evolucin de la memoria DDR, es compatible con ella a nivel funcional: No requiere grandes cambios en los controladores de memoria. Mejoras en la arquitectura de control permiten bajar la latencia. Menor consumo elctrico. Rfagas de 4 datos, se permiten tambin de 8. Tecnologas de produccin compatibles reducen los costes. La frecuencia de reloj/tasa de datos (MHz-MT/s) aumenta: 267-533, 333-667, 400-800. Tema 3: La memoria versin 6.3 26/43

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Micron 2Gb DDR2 SDRAM Component MT47H512M4HG-37E

PROPUESTO 3.7: Dibujar la arquitectura interna de la DDR2 de 512 Meg x 4. Comparar las velocidades de transferencia: mxima, con cambio de pgina, sin cambio de pgina de la DDR2-667.

3.3.2.4.-

DDR3

Menor consumo: 1,5 V respecto a los 1,8 V de la DDR2 Los mdulos, al igual que DDR2, tienen 240 contactos pero incorporan una muesca que impide su insercin en ranuras DDR y DDR2. Frecuencia efectiva del bus de datos 800, 1066, 1330, 1600 MT/s. Latencias mayores que DDR2, que se ven compensadas por las mayores frecuencias de reloj. Se aade un pin de RESET asncrono que permite borrar la memoria asegurando, por ejemplo, que la memoria est limpia tras un reinicio del sistema. Otras mejoras en la arquitectura interna.

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3.3.3.- EL CONTROLADOR DE MEMORIA Es un componente esencial del ordenador cuya funcin es controlar el movimiento de datos desde y hacia la memoria. Como ya se explic, para el acceso fsico a una direccin de memoria, el controlador de memoria debe traducir las direcciones lgicas del sistema operativo a direcciones fsicas (Filas y columnas). En la actualidad tambin se encarga de temporizar el refresco de la memoria DRAM. Puede formar parte del chipset o encontrarse integrado en el microprocesador. Determina aspectos del sistema tan importantes como
El tipo de memoria: DDR, DDR2, DDR3 La cantidad mxima instalable. El tipo de chequeo de datos, como paridad y ECC.

Controlador de memoria integrado en el MCH (Memory Controller Hub) del chipset Intel 925.

Controlador de memoria integrado en el microprocesador AMD Opteron.

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3.3.4.- CONFIGURACIN

3.3.4.1.-

Serial Presence Detect (SPD)

Los mdulos de memoria actuales permiten la configuracin automtica del controlador de memoria gracias a que incluyen un chip EEPROM que contiene los principales parmetros: Velocidad y tiempos de acceso (latencias). Nmero y organizacin interna de los chips de memoria. Informacin del fabricante del mdulo.

Ejemplo: Chipset Intel 440-BX Soporta hasta 4 DIMMs. La interfaz de memoria es totalmente configurable a travs de un conjunto de registros de control. El BIOS necesita determinar el tipo y cantidad de memoria instalada para configurar los registros, antes de acceder a la interfaz de memoria. Esta deteccin se realiza a travs del System Management Bus (SMB). Proporciona el refresco de la DRAM con velocidad programable (La velocidad normal de refresco es de 1 refresco cada 15,6 s, es decir 64,1 KHz).

An as, es posible la configuracin manual de esos parmetros mediante el BIOS-SETUP, para ello algunas placas base incorporan informacin en sus manuales.

Configuracin de la temporizacin de memoria en una placa base Intel D865PERL mediante el BIOS setup. Men de configuracin del BIOS-Setup de la placa base ASUS A7V8X.

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3.3.5.- REFRESCO Despus de entre 64 ms los contenidos de una celda DRAM deben ser reescritos (refrescados) debido a la paulatina prdida de carga (leakage current corriente de fugas). Esto se realiza durante el llamado ciclo de refresco que es un proceso interno de la DRAM sincronizado por el controlador de memoria de la placa madre. Cada ciclo de refresco consume varios ciclos del procesador, por lo que penaliza el tiempo de acceso. En cada chip de memoria existe un bloque llamado contador de refresco que permite generar la direccin de todas las filas: 1. Se inhabilita el chip mientras dure el proceso de refresco. 2. El contador de refresco genera la direccin de la primera fila. 3. Se refrescan todas las celdas de la fila seleccionada. 4. El contador pasa a generar la direccin de la siguiente fila. 5. Fin del ciclo de refresco. El proceso se repite hasta refrescar todas las filas, por lo que se necesitarn tantos ciclos como filas tenga la memoria.

Ejemplo: Controlador de memoria del Chipset Intel 430-TX que incluye la placa BIOSTAR 8500 TTD. Puede ajustarse desde el BIOS-setup, el valor del periodo de refresco entre los valores 156 s, 312 s, 644 s, 125 s, 256 s. Si tuvieramos que refrescar un chip de memoria de 4096 filas en 64 ms, necesitaremos un ciclo de refresco cada (64 ms/4096) = 15,6 s. Este valor se encuentra entre los disponibles.

A medida que aumenta la densidad de los chips de memoria, y por tanto el nmero de filas de sus matrices, debe disminuir el intervalo de refresco

Ejemplo: El controlador de memoria Intel 82975X, en su registro de configuracin del intervalo de refresco, dispone de 3 bits que lo definen. 000 = Refresh disabled 001 = Refresh enabled. Refresh interval 15.6 s 010 = Refresh enabled. Refresh interval 7.8 s 011 = Refresh enabled. Refresh interval 3.9 s 100 = Refresh enabled. Refresh interval 1.95 s 111 = Refresh enabled. Refresh interval 64 clocks (fast refresh mode)

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3.3.6.- MDULOS En la actualidad los chips de memoria se agrupan soldados sobre una Placa de circuito impreso (PCB) formando lo que se conoce como mdulo de memoria. 3.3.6.1.DIMM (Dual In-line Memory Module).

Los mdulos DIMM suelen albergar memoria SDRAM y DDR-SDRAM, pero tambin albergaban chips de tipo EDO. Acceso R/W de 64 bits. Los primeros funcionaban a 5 y 3,3 Voltios. Instalacin 1.- Descargar la electricidad esttica. 2.- Agarrar el mdulo con los dedos por los cantos mas cortos fijndonos que las mellas del canto de conexin correspondan con las del zcalo. 3.- Insertar en ngulo de 90. 4.- Asegurarse de que las pestaas hacen "click", quedando fijado.

Izda.: Mdulo DIMM de 240 contactos DDR2-533 Registered, 1 GB, con una muesca en el centro.

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Mdulos Registered y Unbuffered

Mdulo Infineon 2.5 V 184-pin Registered DDR SDRAM de 1 GB y 2 GB

Cuando se necesitan grandes cantidades de memoria (servidores, estaciones de trabajo, etc.), pueden aparecer problemas elctricos de integridad de seal debidos, entre otras cosas, a las capacidades parsitas. Una forma de solucionar este problema es mediante unos circuitos integrados que se aaden al mdulo (2 register en la imagen). stos actan como repetidores de las seales de los buses. As se consigue bajar la carga capacitiva a costa de perder un ciclo de reloj. Con fines parecidos, se aade un circuito especfico para la seal de reloj (PLL en la imagen).

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Las muescas (notch en ingls) impiden que el usuario pueda equivocarse al insertar mdulos de memoria inadecuados a la ranura.

Muesca DDR2 vs DDR3.

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DDR de doble canal Actualment los chipsets se benefician del doble canal de acceso a memoria DDR. En las placas dotadas de estos chipsets, se gana en prestaciones si instalamos los mdulos por parejas, aunque tambin permiten instalar un nico mdulo a costa de perder prestaciones. Por ejemplo, el AMD Opteron lleva integrado el controlador de memoria DDR de doble canal que lo permite.

PROPUESTO 3.8: traducir el siguiente texto: The AMD FX-53, like the FX-51 before it, embeds an integrated 128-bit wide memory controller and a single HyperTransport link. This means that the memory controller runs at the full 2.4GHz core processor speed. The rated maximum thermal power of the FX-53 is 89 W, pretty mild for a 2.4GHz processor with 106M transistors and a 193square-millimeter die size. Except for the 200MHz higher clock rate, the FX-53 appears to be the same as the FX-51 in every respect. The new CPU still sports 1MB of L2 cache and 128KB of L1 cache (split into 64KB data cache and 64KB instruction cache). And, like the original, the new FX still requires the use of registered DDR memory.

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Distintas configuraciones del sistema de memoria de doble canal. La mala colocacin de los mdulos puede significar la merma de prestaciones.

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3.4.- MEMORIA CACH


Desde la aparicin de micros con frecuencias de reloj de 25 MHz y mayores, la memoria de trabajo formada por chips DRAM con tiempos de acceso > 60 ns (16,6 MHz) se volvo mas lenta que la CPU, por lo que el micro deba insertar ciclos de espera durante los accesos a memoria. La adopcin de memoria con tecnologa SRAM (RAM esttica), mucho mas rpida, es una solucin demasiado cara cuando se necesitan grandes cantidades, como sucede con la memoria de trabajo (RAM). Una solucin de compromiso podra ser disponer de una "pequea" cantidad de memoria SRAM donde guardar los datos/instrucciones mas recientes para as poder acceder a ellos mas rpidamente. Puede pensarse en la cach como en la mesa de trabajo, donde guardamos los papeles que ms a menudo usamos, mientras que la memoria principal sera el archivo que se encuentra en otra planta. Cuando el procesador necesita un dato/instruccin, mira primero en la cach, si no est ah, se dirije a la memoria principal mas lenta.

3.4.1.- NIVEL LGICO Como las instrucciones se procesan de manera secuencial, los programas bien diseados evitan los saltos a posiciones lejanas de memoria, y procuran mantener los datos en posiciones adyacentes. Cuando se ejecuta un bucle, se est accediendo una y otra vez a la misma instruccin. Si en vez de ir hasta la memoria de trabajo, guardsemos esta instruccin y las adyacentes en una memoria intermedia, los accesos seran mas rpidos. Este es el principio de la memoria cach. Un enemigo de la cach es la multitarea; varios procesos ejecutndose simultaneamente, cada uno con porciones de cdigo y datos en zonas no adyacentes. La solucin pasa por aumentar el tamao (512 KB o ms) o una memoria principal ms rpida. 3.4.1.1.Proceso de lectura

Cuando el dato buscado se encuentra en la cach, se habla de cach-hit (acierto) y cuando hay que acudir a la memoria cach-miss (fracaso). Cuando la CPU lee datos de memoria que no estn en la cach se aprovecha para copiarlos en la cach.

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3.4.1.2.-

Proceso de escritura

Write Through El controlador de memoria transfiere el grupo de datos de la CPU a la cach y tambin actualiza la RAM. El incremento de velocidad es muy pequeo, pero se consigue consistencia en los datos de ambas memorias. Write-Back La actualizacin de la RAM no se realiza hasta que el dato se vaya a eliminar de la cach. Se consigue mayor velocidad. 3.4.1.3.Memoria de etiquetas: TAG-RAM

El tamao de la cach es mucho menor que el de la RAM, por lo que las direcciones empleadas para una no pueden emplearse directamente por la otra. Esto obliga a dividir el espacio en bloques de longitud fija. Para evitar el volcado a la RAM de toda la cach, si slo han cambiado unos pocos datos, cuando el procesador genera una direccin de memoria se comprueba si el bloque en el que est incluida se encuentra ya en la cach. Para ello la cach utiliza un chip de tecnologa SRAM llamado TAG-RAM en el que se almacenan las etiquetas que identifican los bloques disponibles en cada momento. En caso de que el bloque se encuentre, se produce un acierto (hit), leyndose el dato solicitado por la CPU directamente de la cach. Si el bloque no se encuentra, se produce un fracaso (miss). En este ltimo caso se debe buscar el dato en la memoria principal, en vez de hacerlo individualmente para cada dato, se carga todo el bloque. Nuevamente, debe existir una poltica de intercambio para decidir dnde se ubica el nuevo bloque y cul se devuelve a memoria principal en caso de que sea necesario. Esta labor es realizada por el controlador de memoria, por lo que en este caso depende del hardware y no del software como en el caso anterior.

Cuando la cach se encontraba en la placa base, exista un zcalo para TAG-RAM, pero habitualmente se dejaba como opcin.

3.4.1.4.-

Controlador de memoria cach

Se encarga de controlar el funcionamiento de la cach, coordinando los elementos involucrados: CPU, cach, TagRAM y memoria RAM principal. 3.4.1.5.Rendimiento

El rendimiento no es directamente proporcional al tamao de la cach, ya que los procesos de bsqueda se hacen mas largos. P. ej. Aumentar la cach L2 de 256 KB a 512 KB apenas supona aumento de rendimiento en la mayora de sistemas Pentium. Las prestaciones tambin dependen del controlador de memoria cach.

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3.4.2.- NIVEL FSICO Dentro del esquema funcional est situada entre la CPU y la memoria de trabajo (Vase figura), aunque a nivel fsico ha acabado por integrarse en el mismo die que la cpu.
CPU Nivel 1 SRAM Nivel 2 DRAM Nivel 3

Se emplea tecnologa de RAM esttica (SRAM asncrona, SRAM burst sncrona y SRAM burst pipelined) que ocupa ms, es ms cara, pero no necesita ciclos de refresco (Ver mas adelante en Tecnologa).
La cach incorporada en las placas base sola venir soldada, disponiendo de zcalos para su ampliacin. En algunas placas Pentium se inclua un zcalo CELP (Card Edge Low Profile) para la instalacin de un mdulo COAST (Cach On A STick) de cach burst pipeline.

3.4.3.- EJEMPLOS

Cache: Tamao y velocidad


Nombre Intel Pentium II Xeon Intel Pentium II Intel Pentium Pro Intel Pentium MMX Intel Pentium Cyrix/IBM 6x86/6x86L Cyrix/IBM 6x86MX AMD K6 Cache L1 (KB) Instruc. Datos 16 16 16 16 8 8 16 16 8 8 16 unificada 64 unificada 32 32 Ubicacin Interna " " Externa " " " " Cache L2 (KB) Cantidad (KB) Vel. Max (MHz) 512/1024/2048 velocidad CPU 512 (velocidad CPU) /2 256/512 velocidad CPU 256/512 66 256/512 66 256/512 75 256/512 66 256/512 66

3.4.4.- TECNOLOGA

3.4.4.1.-

SRAM (Static RAM)

Diagrama de bloques funcional de un chip de memoria SRAM IDT71V256SA: 33V, CMOS, 256K (32K x 8Bit). Observar la ausencia de circuito de refresco.

PROPUESTO 3.9: verificar las cifras de la figura anterior. Datos-direcciones-capacidad.

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En lugar de los diminutos acumuladores de carga de las memorias DRAM, en las memorias SRAM cada bit se almacena en un grupo de transistores: No necesita ciclos de refresco mayor rapidez. Aumento de tamao problemas de integracin Ms caro de producir. Esto motiva que se utilice para memoria cach y no como memoria principal. SRAM Asncrona Apareci en la poca del 386. No es capaz de seguir la frecuencia del bus por lo que el micro debe esperar, aunque menos que a una memoria convencional. Tiempos de acceso de entre 12 ns y 20 ns. SRAM Burst Sncrona Es capaz de funcionar en sincronizacin con el bus. Es la mas rpida cuando el bus no sobrepasa los 66 MHz. Resulta caro producir memorias que se sincronicen con un bus de mayor velocidad. Tiempos de acceso tpicos 8,5 ns y 12,5 ns. SRAM Pipelined Burst Dispone de un puerto para la lectura y otro para la escritura independientes, por lo que pueden solaparse operaciones de entrada y salida de informacin. La velocidad es ligeramente inferior que la SRAM sncrona cuando la frecuencia del bus NO sobrepasa los 66 MHz, pero es mucho mas rpida en buses mas rpidos. Tiempo de acceso entre 4 ns y 8 ns. Vel. bus (MHz) SRAM asinc. SRAM burst sinc. SRAM burst pipelined 33 2-1-1-1 2-1-1-1 3-1-1-1 50 3-2-2-2 2-1-1-1 3-1-1-1 60 3-2-2-2 2-1-1-1 3-1-1-1 66 3-2-2-2 2-1-1-1 3-1-1-1 75 3-2-2-2 3-2-2-2 3-1-1-1 83 3-2-2-2 3-2-2-2 3-1-1-1 100 3-2-2-2 3-2-2-2 3-1-1-1

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3.5.- MANTENIMIENTO
Los mdulos de memoria SDRAM son mucho ms complejos que otros circuitos integrados, por lo que el control de calidad durante la fabricacin se vuelve crtico. 3.5.1.- ERRORES DE MEMORIA Podemos distinguir varios tipos de error de memoria: 3.5.1.1.Errores soft

A menudo como resultado de una descarga temporal en la celda DRAM los datos son grabados incorrectamente. Accesos posteriores podrn almacenar correctamente los datos en la misma celda. 3.5.1.2.Errores hard

Fallos fsicos dentro de una celda RAM que impiden la disponibilidad de los datos almacenados en una o ms localizaciones. Un error de este tipo puede parar el sistema bruscamente. 3.5.1.3.Deteccin y correccin de errores

Las tcnicas que tratan ambos conceptos se engloban en el trmino ECC (Error Checking and Correcting). El aumento de la cantidad de memoria en los sistemas y el uso de nuevas tecnologas a frecuencias cada vez mayores hace de la memoria un sistema sensible a errores transitorios o permanentes. El control de errores implica tanto a los mdulos como al controlador de memoria del chipset. El aumento de precio de estos mdulos puede justificarse en estaciones de trabajo y servidores. Chequeo de paridad (Parity checking) Implica la utilizacin de un noveno bit para chequear un byte. Cuando se extrae un dato de memoria, el controlador de memoria del sistema chequea la paridad, mostrando un error de memoria. El PC se detiene para prevenir prdidas de datos y corrupcin de ficheros. Los mdulos de memoria que poseen esta capacidad, tienen un chip adicional (n impar de chips). En caso de instalar este tipo de mdulos, debe habilitarse la prueba de paridad (Parity checking) del controlador mediante el BIOS Setup.

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Correccin de errores: ECC: En un bus de 64 bits (8 bytes), puede aadirse otro byte al control de errores resultando un total de 72 bits.

Extracto del patillaje del mdulo Corsair CM73SD512R de 512 MByte Registered DDR DIMM con ECC

ECC no slo detecta un error de bit sino que adems lo localiza, lo corrige y permite que el sistema continue ejecutndose. Tambin permite la deteccin de errores de 2, 3 y 4 bits (imposible con parity checking). 3.5.1.4.Redundancia de mdulos de memoria

En la tecnologa de HP-Compaq hot-plug RAID memory, pensada para servidores de misin crtica, la informacin es troceada en bloques que cada controlador de memoria escribe en un banco separado. En caso de desastre en un banco, los controladores pueden reconstruir la informacin gracias al banco de paridad. Adems los mdulos averiados pueden ser sustituidos en caliente (Hot-plug).

Mejoras de fiabilidad de una placa base para servidores: ECC memory support to correct single-bit errors and detect multiple-bit errors; supports memory RAID, hot-plug memory, memory sparing and mirroring.
IntelServer Platforms SR4850HW4 and SR6850HW4 Specifications

PROPUESTO 3.10: Cul de los elementos mencionados en el siguiente texto identificas con el chip de monitorizacin del hardware?. The SE7501WV2 server board provides DIMM failure LEDs located next to each DIMM slot on the baseboard. The DIMM failure LEDs are used to indicate double-bit DIMM errors. If a double-bit error is detected during POST, the BIOS sends a Set DIMM State command to the BMC indicating that the DIMM LED is lit. These LEDs will only be reset when a Front Panel Reset is performed with main power available to the system.
Intel Server Board SE7501WV2. Technical Product Specification.

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Apuntes Mantenimiento de Equipos Informticos

3.5.2.- CUESTIONES DE MANTENIMIENTO A la hora de evaluar la calidad de la memoria hay que tener en cuenta que el fabricante de los circuitos integrados de memoria no tiene por que ser el fabricante del mdulo donde se encuentran: La calidad de los chips de memoria que forman el mdulo (tiempos de establecimiento, tiempos de mantemimiento, ventana de dato vlido, ruido del sistema, ruido de la alimentacin, etc) La calidad de la placa de circuito impreso sobre la que se montan: n de capas, calidad de soldaduras, trazado de pistas, cantidad y calidad de condensadores de desacoplo. La calidad del conjunto: El mdulo de memoria ha sido verificado y validado para funcionar bajo las especificaciones marcadas. En todo caso es recomendable acudir a fabricantes de mdulos conocidos que ofrecen garanta ilimitada a sus productos.
La especificacin PC100 dice, por ejemplo, que el mdulo debe estar compuesto de al menos 6 capas. Esto puede notarse en el grosor de la placa y redunda en una mayor inmunidad al ruido (i.e. menor capas. nmero de errores). Las de peor calidad pueden utilizar 4 capas, mientras otros fabricantes llegan a las 8

Ejemplo: mdulo OCZ EL DDR PC-3700 OCZ EL DDR PC-3700 / 466mhz / Enhanced Latency Series Add our copper heat spreader to maximize cooling and extend your rams life while increasing performance. This memory easily surpasses even the newly adopted PC-3200 standard. ULN Technology: (U)ltra (L)ow (N)oise shielded PCB. Lifetime Warranty. 256MB or 512MB Modules based on OCZ brand EL DDR IC. CL 2.5, 233 (466) MHz, 2.8 volt 184 Pin Dimm, Unbuffered.

PROPUESTO 3.11: a) Para qu 2 cosas crees que puede servir la cubierta de cobre? b) A qu se refiere la tecnologa ULN? (PCB = Printed Circuit Board).

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Problema Chequeo insuficiente de los mdulos Uso de SDRAM incompatibles Diseo de placa de circuito impreso incorrecto (longitud de pistas, carga del reloj, impedancia de las pistas).

Consecuencias potenciales

Posible corrupcin de datos, gran cantidad de errores corregibles de bit simple, o en el peor de los casos degradacin del rendimiento del sistema o fallo del mismo.

Controlador de memoria del sistema no configurado para optimo Serial Presence Detect (SPD) mal configurado o no configurado del todo. rendimiento, o el sistema no arranca. Procesador mal informado sobre velocidad del mdulo y densidad, causa de inestabilidad del sistema. Contaminacin en los contactos dorados Soldaduras de mala calidad Uso de PLLs y registros incompatibles en DIMMs de SDRAM registered. DRAMs sensibles a seales inestables del chipset durante estados dont care. Condensadores de desacoplo estropeados o inexistentes DRAMs inadecuadamente conectadas a masa; pistas de cobre defectuosas y mal enrutadas. Enrutado de seales de alta velocidad a travs de planos de masa o alimentacin Errores simples, dobles o mltiples que provocan fallos en el sist. op. Fallos a largo plazo tras operacin continua en entornos con altas temperaturas. Gran cantidad de fluctuaciones (desplazamiento temporal) y errores de rectangularidad de las seales que provoca corrupcin de datos, inestabilidad o posible fallo del sistema. Errores simples, dobles o mltiples que provocan que la mquina no arranque. Mdulo vulnerable a picos y caidas de tensin de la fuente de alimentacin. Prestaciones pobres por el ruido, reflexiones, interferencias que aumentan la posibilidad de errores de bit. Temas de ruido y cross-talk, que inciden en errores de bit simples, dobles o mltiples. Cross-talk causa inestabilidad y posibles fallos del sistema.

"why Buy Compaq Memory?", www.compaq.com.

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