Capitulo I

SISTEMAS DIGITALES SECUENCIALES
CAPITULO I INTRODUCCION A LOS DISPOSITIVOS SECUENCIALES
CONTENIDOS:
1.1. Modelos para circuitos secuenciales. 1.2. Dispositivos de memoria 1.3. Latches. 1.4. Flip Flop`s. 1.5. Entradas Asncronas.
OBJETIVOS:
Al finalizar el presente captulo, el lector estar capacitado para: 1. Comprender con precisin los diferentes
modelos de sistemas digitales secuenciales. 2. Describir el principio de funcionamiento de los diferentes tipos de latch y flip flops.
CESAR MALAGA CHAVEZ
1.1.
MODELOS PARA CIRCUITOS SECUENCIALES El concepto de secuencial se aplica no slo a sistemas digitales. Por ejemplo, un elevador es un sistema secuencial ya que las acciones que emprende dependen de las seales de control ingresadas por el teclado de la cabina, y adems, de que el elevador sepa previamente su estado actual (en qu piso se encuentra, si va de subida o de bajada).
Para llegar a un estado requerido muchas veces es necesario transitar por estados intermedios o de transicin.
REPRESENTACIN EN DIAGRAMA DE BLOQUES
Los
sistemas
digitales
combinacionales
se
representan a nivel de bloques de la forma mostrada en el diagrama siguiente:
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x1 xn CIRCUITO COMBINACIONAL
z1
Este circuito digital est definido por:
.
zm
Fig. 1.1: Circuito combinacional.
zi
fi ( x1 , x2 , x3 , ..., xn )
i 1,2,3, ..., m
Esta ecuacin determina que la salida depende nicamente de las entradas, que como sabemos, pueden ser 1 0.
Se mencion anteriormente que el principio de un circuito secuencial radica en que el sistema debe considerar su estado anterior, la nica forma de lograr esto es usando elementos que sean capaces de recordar: memorias.
Considerando esto, podramos plantear una estructura similar a la siguiente para un sistema secuencial:
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x1
z1
.
xn CIRCUITO COMBINACIONAL y1 ... yr MEMORIA
Fig. 1.2: Circuito secuencial.
Y1 ... Yr
.
zm
En este diagrama tenemos que: x1 xn: entradas. z1 zm: salidas. y1 yr: estado presente o actual. Y1 Yr: estado siguiente. El circuito se puede expresar como:
zi Yi
gi ( x1, ... xn , y1, ..., yr ) hi ( x1, ... xn , y1, ..., yr )
i 1,2, ..., m i 1,2, ..., r
Donde g y h son funciones lgicas.
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Estas ecuaciones tambin pueden ser escritas en forma vectorial, de la siguiente manera:
z Y
Donde:
g ( x, y ) h ( x, y )
z1 z2 , ... zm
x1 x2 , ... xn
y1 y2 , ... yr
Y1 Y2 ... Yr
siendo todas variables binarias.
TABLAS Y DIAGRAMAS DE ESTADO
Son herramientas que se usan para definir el comportamiento de un circuito secuencial.
Esto se logra mostrando claramente la relacin entre la entrada, salida, estado presente y estado siguiente.
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El Diagrama de Estados es una representacin grfica de un circuito secuencial, en la que los estados aparecen como crculos con su
denominacin en su interior, las transiciones de estados (de presente a siguiente) se indican con arcos de flechas, las cuales van rotuladas con el valor de la entrada y la salida que ocasiona y genera, respectivamente, la transicin
representada.
Estado siguiente Y
y Estado actual
Fig. 1.3: Diagrama de estados.
Este Diagrama de Estados muestra la transicin del estado actual (y) al estado siguiente (Y) ocasionada por una entrada igual a x, adems podemos ver que esta transicin tiene como
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x/ z
consecuencia una salida igual a z en el circuito secuencial. Podramos adems concluir que esta transicin es irreversible, ya que no existe una flecha que vaya de Y a y.
La Tabla de Estados es una herramienta tabular que sirve para representar un circuito secuencial, mostrando las relaciones entre variables.
En una tabla de estados las entradas se colocan en la primera fila, los estados actuales ocupan la primera columna, de modo que en el interior de la tabla podemos ubicar la transicin de estados en la interseccin de la fila correspondiente y la columna de la entrada que origina la transicin mencionada.
En esta interseccin se muestra el estado siguiente y el valor de la salida ocasionada.
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Estado actual
Entrada x
Y/z Estado siguiente/salida
Fig. 1.4: Tabla de Estados.
En esta tabla podemos claramente ver cmo se establece que, partiendo de un estado actual (y) y habiendo recibido una entrada (x), el circuito secuencial transitar a un estado siguiente (Y), generando a su vez una salida z.
Podemos decir a manera de conclusin que cualquiera de las dos herramientas es
igualmente eficaz para representar un circuito secuencial, y se puede pasar de una a otra de forma bastante sencilla. Bastar con tener una tabla de estados o un diagrama de estados, un estado inicial y cierta secuencia de entradas para que podamos predecir cmo se comportar el
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circuito, tanto en sus estados como en sus salidas.
Ejemplo 1: Se tiene un circuito secuencial con una entrada x, dos variables de estado y1, y2 y una variable de salida z. Dada la tabla de estados, el estado inicial y la secuencia en la entrada, determinar:
a) Su diagrama de estados. b) La secuencia de estados. c) La secuencia de salida.
x [y1, y2] A B C D
0 D/0 B/1 C/1 A/0
1 C/1 A/0 D/0 B/1
Estado Inicial: A Secuencia de entrada: 0 1 0 0 0 1 1 0 0
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Solucin: Debemos notar en primer lugar que los cuatro posibles estados dados por las dos variables de estado han sido codificados con letras
maysculas (A, B, C y D) para simplificar la representacin.
Las dimensiones de la tabla son dadas por el nmero de posibles estados (filas) y por el nmero de valores posibles en las entradas (columnas), en este caso particular, tenemos una tabla de 4 filas y 2 columnas.
Resumiendo lo dicho:
Entradas:
x=0 x=1
Estados:
[y1, y2] = [0, 0] = A [y1, y2] = [0, 1] = B [y1, y2] = [1, 0] = C [y1, y2] = [1, 1] = D
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Salidas:
z=0 z=1
El diagrama de estados equivalente es el siguiente:

1/1 0/1 A C
0/0 1/0 0/0 1/0
B 0/1 1/1
La secuencia temporal de estados y salida ser presentada en la tabla siguiente, tomando como base la tabla o el diagrama de estados, y considerando siguiente del principalmente instante que el estado ser
actual
debe
considerado como estado actual del instante siguiente.
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Instante Est. actual Entrada Est. Siguiente Salida
0 A 0 D 0
1 D 1 B 1
2 B 1 A 0
3 A 0 D 0
4 D 0 A 0
5 A 1 C 1
6 C 0 C 1
7 C 1 D 0
8 D 0 A 0
Ejemplo
2:
Para
el
circuito
secuencial
representado en la tabla de estados mostrada, determine la secuencia de salida si la entrada es x = 0 0 1 0 1 1 0 1 0 1, el estado inicial es A. Dibuje el diagrama de estados.
x A B C 0 B/0 C/1 A/0 1 C/1 B/0 A/1
Solucin: Se procede de manera similar al ejemplo anterior. Ntese que en este caso slo existen tres estados, no siempre se tendr el mximo nmero de estados posibles segn el nmero de variables de estado.
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Instante Est. actual Entrada Est. Siguiente Salida
0 A 0 B 0
1 B 0 C 1
2 C 1 A 1
3 A 0 B 0
4 B 1 B 0
5 B 1 B 0
6 B 0 C 1
7 C 1 A 1
8 A 0 B 0
9 B 1 B 0
El diagrama de estados correspondiente se muestra a continuacin:
0/0 1/1 0/0
1/1
B 1/0 0/1
1.2.
DISPOSITIVOS DE MEMORIA
Constituyen los elementos principales de un circuito digital secuencial ya que permite
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recordar el estado anterior del sistema, que luego determinar el estado siguiente y la salida.
En un circuito secuencial, la mayor parte de dispositivos de memoria son circuitos llamados biestables por su capacidad para mantenerse de manera indefinida y estable en uno de dos estados posibles (1 0).
Un circuito de memoria o biestable tiene una o dos entradas de excitacin, que son las que sirven para llevar al circuito al estado deseado. Los dos tipos de circuitos de memoria usados son los latches y los flip flops.
Un latch es el dispositivo cuyas seales de entrada de excitacin controlan su estado. Si la entrada de excitacin puede colocarlo slo en estado 1, este se llamar latch set. Si la entrada de excitacin es capaz de colocarlo en estado 0, se llamar latch reset. Si tiene entradas de excitacin que pueden especificar un estado estable 0 1, el latch se llamar latch set reset.
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Un flip flop difiere del latch porque tiene una entrada de control llamada reloj o clock, que es la encargada de determinar el instante exacto en que el dispositivo cambiar de estado, segn lo indicado por las entradas de excitacin.
En ambos tipos de dispositivo las entradas de excitacin y el estado anterior determinan el estado siguiente y la salida, la diferencia est en que en el latch estos se consiguen en el instante en que cambien las entradas de excitacin; en un flip flop el cambio lo determina la entrada de reloj.
Los siguientes diagramas de tiempo aclararn la diferencia.
SET
RESET
Fig. 1.5: Diagrama de tiempos de un latch SR.
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15
SET
RESET
CLK
Fig. 1.6: Diagrama de tiempos de un flip flop.
1.3.
LATCHES
Son dispositivos capaces de almacenar un bit de informacin, 1 0, segn lo indicado por sus entradas de excitacin.
A continuacin veremos cmo se implementa un latch usando compuertas lgicas bsicas y la realimentacin de sus seales.
Considerar la figura siguiente:
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0 0
Fig. 1.7: Compuerta OR.
Se puede observar claramente que si ambas entradas son cero, la salida ser tambin cero.
Si se realimenta la salida hacia una entrada, la compuerta se estabiliza con una salida cero.
0 S 0
Fig. 1.8: Compuerta OR realimentada
Si se aplica un 1 en la entrada, la salida se hace 1 y este valor se realimenta.
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1 S 1
Fig. 1.9: Realimentacin de valor 1.
Si se hace nuevamente S = 0, la salida permanece en 1 por efecto de la realimentacin.
1 0
Fig. 1.10: Entrada S en 0.
Este arreglo asume entonces el valor 1 en forma permanente en su salida, no se altera aunque la entrada S cambie nuevamente de valor. Este arreglo recibe el nombre de LATCH SET por obvias razones.
Ahora reemplazamos la compuerta OR por una NOR y un inversor colocado a la salida.
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0 S 0
Fig. 1.11: Latch set com compuerta NOR.
Tomaremos ahora la salida de la compuerta NOR, antes del inversor.
0 R 0
0 1 Q
Fig. 1.12: Salida no invertida.
Como se puede apreciar, si las dos entradas de la compuerta son cero, la salida ser 1 y por efecto del inversor, la salida ser 0.
Si se coloca un 1 en la entrada R, la salida Q se hace 0 y la realimentacin ser 1.
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1 R 1
1 0 Q
Fig. 1.13: Entrada R = 1.
Si la entrada R vuelve a ser cero, la salida de la compuerta (Q) seguir siendo 0 por la
realimentacin, que a su vez sigue siendo 1.
1 R 0
1 0 Q
Fig. 1.14: Entrada R = 0.
La salida Q se mantendr en 0 ignorando cualquier cambio introducido en la entrada R, se ha constituido un dispositivo denominado LATCH RESET.
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Q R
Fig. 1.15: Latch reset.
LATCH SR ESTRUCTURA NOR
Los modelos de latches anteriores no son muy tiles, sera importante poder combinar ambos diseos en uno solo.
Primero reemplazamos la compuerta inversora por una compuerta NOR configurada como inversor.
N1
Q N2
Fig. 1.16: Inversor NOR.
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Desconectando la segunda entrada de N2 de Q`, podemos conseguir que esta entrada fuerce una realimentacin 0 y por lo tanto tenemos una entrada Set (S) y una Reset (R).
N1
Q N2
Fig. 1.17: Latch SET RESET.
Ordenando la ubicacin de ambas compuertas se puede obtener la forma tpica de acoplamiento cruzado de un latch basado en compuertas NOR.
S N1
N2
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Fig. 1.18: Latch SET RESET estructura NOR.
Su smbolo lgico es el siguiente:
Fig. 1.19: Smbolo esquemtico del latch SET RESET.
LATCH SR ESTRUCTURA NAND
Considerando que la funcin NAND, as como la NOR, forma un conjunto lgicamente completo, debe ser posible implementar un latch SR con acoplamiento cruzado en base a compuertas NAND, entradas. para esto deberemos invertir las
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S N1 Q
R R
N2
Fig. 1.20: Latch con compuertas NAND.
Analizando esta configuracin se tiene:
Si las entradas son S = 0 y R = 0, el arreglo conserva los datos anteriores, cumpliendo la funcin de mantenimiento, almacenamiento o HOLD.
N1: (S` Q`)` = (1 . Q`)` = Q`` = Q N2: (R` Q)` = (1 . Q) ` = Q`
En este caso, al recibir las compuertas NAND un 1 en S o R, se comportan como inversores, entonces N1 recibe Q` y genera Q`` = Q, que a
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su vez ingresa a N2 para generar Q` formndose as un bucle.
Si slo una entrada es 1, su compuerta asume el valor lgico 1, y la otra entrega 0:
N2 : (S = 1, R = 0) : Q` = (R` . Q)` = (0` . 1)` = (1 . 1)` = 1` = 0 Q = 1 N1 : (S = 0, R = 1) : Q = (S` . Q`)` = (0` . 1)` = (1 . 1)` = 1` = 0 Q`= 1
En conclusin:
con S = 1, Q = 1 y Q` = 0
(set)
con R = 1, Q` = 1 y Q`` = Q = 0 (reset)
Podemos eliminar los inversores de las entradas, quedando la estructura siguiente:
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Fig. 1.21: Latch SET RESET estructura NAND.
En estas condiciones, se tiene un latch set reset con entradas activas en nivel bajo.
Su smbolo esquemtico es el siguiente:
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O puede ser tambin el siguiente (aprecie las diferencias entre ambos):
Si ambas entradas fueran 1 a la vez, o sea S` = R` = 0, las salidas de ambas compuertas seran 1, lo cual sera contradictorio: Q = Q` = 1? Por lo tanto S = R = 1 es un estado ilegal en el latch, se le llama tambin entrada prohibida.
A continuacin veremos algunos diagramas de tiempo que nos permitirn comprender de forma ms explcita el comportamiento de los latches desarrollados en los puntos anteriores.
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El primer diagrama de tiempo corresponde a un latch RS basado en compuertas NOR, es decir, tiene sus entradas de excitacin activas en nivel alto.
SET
RESET
SET
VALORES ENTRADAS DESCONOCIDOS ILEGALES
Fig. 1.24: Latch RS basado en compuertas NOR.
Se puede notar claramente la forma en que las entradas de excitacin establecen valores 1 (setear) o 0 (resetear) en la salida del latch.
Si ambas entradas R y S son 1 simultneamente, las salidas Q y Q` sern 0, lo cual, como vimos, es una situacin ilgica, por lo que se considera
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que esta es una combinacin de entradas no permitida.
Cuando se abandona el estado prohibido S = R = 1 y ambas entradas vuelven a cero, se genera en el latch una condicin de competencia para que alguna de las salidas tome un valor y fuerce a la otra a tomar el valor contrario.
Esta competencia se delibera segn el retardo de ambas compuertas, el cual es una condicin absolutamente elctrica y no puede predecirse.
En teora, si ambas compuertas tienen el mismo retardo (cosa que en realidad es imposible), las salidas oscilaran, ya que la contienda no podra deliberarse.
En una situacin real, las compuertas lgicas introducen retardos en la propagacin de la seal, por lo que un diagrama de tiempos ms real podra ser como el siguiente.
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SET
RESET
SET
VALORES ENTRADAS DESCONOCIDOS ILEGALES
Fig. 1.25: Latch RS basado en compuertas NOR con retardos.
La tabla que permite observar los valores de las entradas y las salidas originadas se denomina Tabla de Excitacin.
Para construir esta tabla se debe considerar que quienes determinan el valor de la salida son las entradas S y R adems del valor que en ese instante tenga la salida Q, la Tabla de excitacin es como la siguiente.
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Entradas de excitacin
Estado actual
Estado siguiente
S 0 0 0 0 1 1 1 1
R 0 0 1 1 0 0 1 1
Q 0 1 0 1 0 1 0 1
Q* 0 1 0 0 1 1 x x Ningn cambio
Reset
Set
No permitido
El diagrama de estados del latch es el siguiente:
SR
0d
0
d0
10
1
01
Fig. 1.26: Diagrama de estados del latch RS.
Para hallar una ecuacin que describa al latch, obtendremos un mapa de Karnaugh a partir de la Tabla de Excitacin, obteniendo:
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SR Q 0 1
00 0 1
01 0 0
11 -
10 1 1
Por lo tanto, la ecuacin resultante es:
Q = S + R` Q
Dado que en los latches analizados el cambio de estado ocurre en el instante en que se da el cambio en las entradas de excitacin, es probable que para ejercer mayor control se requiera contar con una lnea de control en un latch, que defina el instante del cambio de estado o que lo inhiba, para implementar esta lnea de control se plantea el siguiente diseo:
S C R
Fig. 1.27: Latch SR con entrada de control.
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Las compuertas AND en las entradas permiten que S y R lleguen al latch propiamente dicho nicamente cuando C = 1.
Si C = 0 las salidas de ambas compuertas son cero por lo que el latch estar en un estado de mantenimiento independientemente del estado de S o R.
Una variacin de este diseo consiste en incluir compuertas NAND en la entrada y usar un acoplamiento cruzado basado tambin en
compuertas NAND, para poder hacer una implementacin con un solo tipo de compuertas, lo que, como sabemos, reduce costos y
dimensiones.
S Q
Q R
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Usando el smbolo esquemtico tendramos:
C R R
La Tabla de Excitacin y el Diagrama de Estados para este latch son mostrados a continuacin:
Entrada de habilitacin
Entradas de excitacin
Estado actual
Estado siguiente
C
0 0 1 1 1 1 1 1 1 1
S
x x 0 0 0 0 1 1 1 1
R
x x 0 0 1 1 0 0 1 1
Q
0 1 0 1 0 1 0 1 0 1
Q*
0 1 0 1 0 0 1 1 x x Retencin Sin cambio Reset Set No permitido
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10d 0dd/
0
CSR 110
1
0d d/1 d0
101
Fig. 1.30: Diagrama de Estados.
Para hallar la ecuacin caracterstica usamos un mapa de Karnaugh de 4 x 4.
RQ CS 00 01 11 10
00 0 0 1 0
01 1 1 1 1
11 1 1 x 0
10 0 0 x 0
Q* = S C +R` Q + C` Q
Podemos notar que si C = 1 la ecuacin es idntica a la definida para el latch simple (Q* = S
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+ R` Q) por lo que su funcionamiento ser tambin el mismo.
Si C = 0 entonces Q* = Q, que equivale a decir que el estado presente del latch se mantiene igual al anterior, independientemente del valor de las entradas S y R.
CONSIDERACIONES DE TIEMPO
Para lograr que el valor colocado en D se establezca en Q se debe cumplir con ciertos requisitos con respecto al tiempo de duracin y de establecimiento de las seales.
En el diagrama siguiente se especifica estos requerimientos.
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D
th th tsu
tsu
Q
tw
tsu : Tiempo de configuracin. Periodo de tiempo inmediato anterior a la transicin de C durante el cual D debe ser estable.
th : Tiempo de retencin. Periodo inmediato posterior a la transicin de C, durante el cual D no debe cambiar.
tw : Ancho mnimo de pulso en la seal de activacin o habilitacin C.
Si alguno de estos parmetros no se cumple entonces la salida Q es incierta.
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1.4.
FLIP FLOPS
Dispositivos de funcionamiento muy similar a los latches, se caracterizan por tener una entrada de reloj que define el instante exacto en que pueden cambiar de estado.
En circuitos secuenciales sncronos se requiere tener control absoluto del momento en el que ciertas lneas toman un estado determinado y no depender de los valores que tomen las entradas.
FLIP FLOP RS MAESTRO ESCLAVO Llamado tambin Flip Flop RS Master Slave o FF RS MS.
Flip flop formado a travs de la interconexin de dos latches RS con entrada de control, como se muestra en la figura siguiente:
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MAESTRO S S C R R Q Q QM S C R
ESCLAVO Q
CLK
Fig. 1.34: Flip Flop RS maestro Esclavo.
El smbolo esquemtico de este flip flop es el siguiente:
S CLK R
Fig. 1.35: Smbolo esquemtico.
La forma de utilizar ambos latches y sus respectivas entradas de control permite que este
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flip flop sea controlado por una seal de reloj, ms especficamente, por el flanco ascendente de la misma.
Es un tipo de flip flop que tiene una configuracin que evita posibles inestabilidades en la salida, ya que esta slo podr cambiar en un determinado instante.
Para explicar el funcionamiento de ste flip flop nos remitiremos a la figura 1.34, que muestra la estructura de este flip flop.
Cuando la seal CLK es 0, el FF Maestro est habilitado (en modo compuerta) y el FF
Esclavo, deshabilitado (modo retencin). Esto tiene como consecuencia que los cambios en las entradas R y/o S sean asumidos por el Maestro pero no por el Esclavo.
Si CLK cambia a 1, los papeles se invierten, es decir, el FF Maestro pasa a estar inhabilitado (modo retencin) mientras que el FF Esclavo se habilita (modo compuerta) teniendo como
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resultado que tanto la salida del FF Maestro, Q y Q`, sean quienes determinen el valor de la salida del FF Esclavo.
Se suele decir que este flip flop es activado por pulsos en la lnea CLK ya que requiere una transicin de 0 a 1 y luego otra de 1 a 0. En realidad, la activacin se da solamente por un flanco ascendente, ocurre que para que pueda producirse otra activacin, la seal CLK deber nuevamente volver a 0 para poder producir un nuevo flanco.
Para entender mejor el funcionamiento del FF RS MS nos remitiremos al siguiente diagrama de tiempos:
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CLK
Fig. 1.36: Diagrama de tiempos del FF RS MS.
Es necesario comentar algunas caractersticas observables en este diagrama de tiempos, como el hecho ya mencionado de que los cambios en la salida podrn darse slo en el instante que ocurre el flanco de subida y condicionada por las entradas R y S y por el valor de la salida en el periodo anterior.
Cualquier cambio en las entradas R y/o S en un periodo de tiempo en el que no se da ningn flanco, no tendr ninguna ingerencia en la salida Q del FF. Incluso se puede notar que en un periodo ambas entradas (R y S) toman valor 1 a la vez, lo que constituye una entrada prohibida,
CESAR MALAGA CHAVEZ
42
pero como durante este periodo no se da ningn flanco de subida, esta situacin no implica ninguna dificultad para el FF RS MS.
A continuacin veremos la tabla de excitacin del FF RS MS, en esta se podr observar que no se considera a CLK como una entrada ms ya que no toma un valor estable, como vimos, debe presentar un flanco.
S 0 0 0 0 1 1 1 1
R 0 0 1 1 0 0 1 1
Q 0 1 0 1 0 1 0 1
CLK _ _ _ _ _ _ _ _
Q* 0 1 0 0 1 1 x x
Sin cambio Reset Set Prohibido
De esta tabla de excitacin podemos extraer fcilmente el Diagrama de Estados:
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SR
0d
0
d0
10
1
01
Fig. 1.37: Diagrama de Estados.
Podemos
observar
que
este
diagrama
de
estados no considera el flanco como una condicionante del valor de la salida o del estado siguiente, por este motivo este diagrama es idntico al obtenido para el Latch RS Estructura NOR, por lo que podemos adems afirmar que su ecuacin caracterstica ser tambin la misma, es decir:
Q* = S + R` Q
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FLIP FLOP TIPO D MAESTRO ESCLAVO
Siguiendo el mismo criterio que en el caso del FF RS MS, el flip flop tipo D se crea a partir de dos latches tipo D con entrada de control,
interconectando estas de modo que las salidas del FF sean posibles de cambiar nicamente ante la ocurrencia de un flanco ascendente.
La arquitectura del flip flop tipo D ser la siguiente:
MAESTRO D D Q QM D
ESCLAVO Q
Q C C
CLK
Fig. 1.38: Flip Flop Tipo D MS.
El smbolo esquemtico de este flip flop es el que se muestra a continuacin:
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Q CLK
Fig. 1.39: Smbolo esquemtico del FF D MS.
En lneas generales y para no ser redundantes en la explicacin del principio de funcionamiento podemos decir que este flip flop tiene como objetivo el almacenamiento del valor ingresado por la entrada D en el instante en que ocurre un flanco de subida en la entrada de reloj CLK.
Lo resaltante de este tipo de flip flop es que almacena informacin presente en una lnea, independientemente del valor que esta tenga, as, este tipo de flip flop se ha constituido en uno de los ms usados como base para estructuras secuenciales mayores como registros, sistemas de memoria, etc.
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El diagrama de tiempos que mostramos a continuacin terminar de aclarar dudas respecto a su funcionamiento:
CLK D Q
Fig. 1.40: Diagrama de tiempos del FF D MS.
En este diagrama de tiempos es necesario hacer una observacin especial, en el 4 flanco de subida se puede observar que la entrada D cambia de valor en el mismo instante que se da el flanco y que la salida asume el valor anterior de la entrada y no el nuevo. Esto tiene una explicacin sencilla, en lo que se refiere a tipos de activacin, sabemos que la seal D es activa por nivel mientras que la seal CLK es activa por flanco, en funcin al tiempo, el flanco ocurre en el instante de la transicin de 0 a 1 mientras que
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una activacin por nivel requiere que la lnea mantenga el nivel por un tiempo determinado, que por lo general ocurre despus de que se ha dado el flanco. En conclusin, el flanco ocurre en este flip flop cuando la seal en D an no ha alcanzado el tiempo requerido en el nuevo nivel, por lo que se asume su valor anterior.
El diagrama de tiempos y el principio de funcionamiento ya conocido nos permiten deducir una tabla de excitacin y el correspondiente diagrama de estados, que son mostrados a continuacin.
D 0 0 1 1
Q 0 1 0 1
CLK _ _ _ _
Q* 0 0 1 1
Almacenar 0 Almacenar 1
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0
0
1
1
0
Fig. 1.41; Diagrama de Estados del FF D MS.
Por todo lo expuesto podemos deducir que la ecuacin caracterstica ser:
Q* = D
FLIP FLOP JK MAESTRO ESCLAVO
Es una versin mejorada del flip flop RS, ya que evita la combinacin de entradas prohibidas.
La relacin entre las lneas es la siguiente: J = S y K = R.
El flip flop JK salva el caso de las entradas no permitidas del flip flop RS, cuando R = S = 1,
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49
incluyendo en este caso una funcin nueva al flip flop que consiste en invertir el valor de la salida cuando se de esta combinacin de valores en su entrada.
De lo descrito anteriormente podemos deducir que la tabla de excitacin del flip flop JK puede ser la siguiente:
J 0 0 0 0 1 1 1 1 K 0 0 1 1 0 0 1 1 Q 0 1 0 1 0 1 0 1 CLK _ _ _ _ _ _ _ _ Q* 0 1 0 0 1 1 1 0
Sin cambio Reset Set Inversin
Esta tabla de excitacin da lugar al siguiente diagrama de estados:
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50
JK
0d
0
d0
1d
1
d1
Fig. 1.42: Diagrama de estados del FF JK.
Para
deducir
la
ecuacin
caracterstica
recurrimos a un Mapa de Karnaugh:
JK Q 0 1
00 0 1
01 0 0
11 1 0
10 1 1
Q* = K` Q + J Q`
A partir de esta ecuacin disearemos la estructura del flip flop, obtenindose un circuito como el mostrado a continuacin:
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51
K D J Q CLK CLK
Fig. 1.43: Flip Flop JK.
El smbolo esquemtico del flip flop JK es el siguiente:
J CLK K
Fig. 1.44: Smbolo esquemtico.
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52
FLIP FLOP TOGGLE (TIPO T)
Este flip flop es una variacin del flip flop JK y consiste en usar una sola entrada (T) para seleccionar una de dos funciones que puede cumplir el flip flop.
Si T = 0 el flip flop mantiene el valor existente en la salida Q, mientras que si T = 1 el valor de Q se invierte.
La tabla de excitacin ser similar a la siguiente:
T 0 0 1 1
Q 0 1 0 1
CLK _ _ _ _
Q* 0 1 1 0
Mantenimiento Inversin
Podemos de aqu obtener su diagrama de estados:
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53
0
0
1
1
1
Fig. 1.45: Diagrama de estados del FF T.
La arquitectura del flip flop T es la siguiente:
T CLK
Fig. 1.46: Flip Flop Tipo T.
Dada esta dependencia del flip flop JK, la ecuacin caracterstica la derivaremos de este flip flop, quedando de la siguiente manera:
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54
Q* = T` Q + T Q`
1.5.
ENTRADAS ASINCRONAS
Como se ha visto en los puntos anteriores, un flip flop se caracteriza principalmente porque su entrada de reloj (CLK) permite determinar el instante exacto en el que el dispositivo cambia de estado, permitiendo de de esta forma la
implementacin
sistemas
digitales
secuenciales sncronos, es decir, aquellos cuyo comportamiento est estrechamente ligado a una seal de reloj, la cual determinar el instante en que el sistema puede o no cambiar de estado.
Si bien es cierto, estos sistemas son sumamente importantes por su exactitud y alto grado de predictibilidad, es tambin muy cierto que en ocasiones puede resultar necesario contar con algn medio para forzar un estado en un sistema secuencial sncrono, sin que se tenga que esperar a que la seal de reloj lo autorice.
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55
A las entradas que permiten poner la salida del flip flop en un valor determinado,
independientemente de la seal de reloj, se les llama entradas asncronas.
Estas entradas son dos, una capaz de llevar la salida del flip flop a cero (clear = Cl) y la otra capaz de llevar la salida a uno (preset = Pr).
Muchos
dispositivos
digitales
secuenciales
sncronos cuentan con este tipo de entradas y podemos identificarlas grficamente de la
siguiente forma:
Cl ? CLK ? Pr Q Q
Fig. 1.47: Entradas asncronas en un flip flop.
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56

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SISTEMAS DIGITALES SECUENCIALES

CAPITULO I INTRODUCCION A LOS DISPOSITIVOS SECUENCIALES

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REPRESENTACIN EN DIAGRAMA DE BLOQUES

representan a nivel de bloques de la forma mostrada en el diagrama siguiente:

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Este circuito digital est definido por:

Fig. 1.1: Circuito combinacional.

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gi ( x1, ... xn , y1, ..., yr ) hi ( x1, ... xn , y1, ..., yr )

i 1,2, ..., m i 1,2, ..., r

Donde g y h son funciones lgicas.

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siendo todas variables binarias.

TABLAS Y DIAGRAMAS DE ESTADO

Son herramientas que se usan para definir el comportamiento de un circuito secuencial.

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Fig. 1.3: Diagrama de estados.

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En esta interseccin se muestra el estado siguiente y el valor de la salida ocasionada.

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Y/z Estado siguiente/salida

Fig. 1.4: Tabla de Estados.

Podemos decir a manera de conclusin que cualquiera de las dos herramientas es

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circuito, tanto en sus estados como en sus salidas.

a) Su diagrama de estados. b) La secuencia de estados. c) La secuencia de salida.

0 D/0 B/1 C/1 A/0

1 C/1 A/0 D/0 B/1

Estado Inicial: A Secuencia de entrada: 0 1 0 0 0 1 1 0 0

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maysculas (A, B, C y D) para simplificar la representacin.

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El diagrama de estados equivalente es el siguiente:

0/0 1/0 0/0 1/0

considerado como estado actual del instante siguiente.

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Instante Est. actual Entrada Est. Siguiente Salida

x A B C 0 B/0 C/1 A/0 1 C/1 B/0 A/1

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Instante Est. actual Entrada Est. Siguiente Salida

El diagrama de estados correspondiente se muestra a continuacin:

0/0 1/1 0/0

Constituyen los elementos principales de un circuito digital secuencial ya que permite

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Los siguientes diagramas de tiempo aclararn la diferencia.

Fig. 1.5: Diagrama de tiempos de un latch SR.

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