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Planteamiento del problema, hiptesis, objetivos. Caractersticas de los Moduladores Sigma-Delta

Ancho de Banda (BW) vs Relacin Seal a Ruido (SNR) Figura de Merito (FoM)

Problemtica en los MSD Multibit,

DAC de retroalimentacin DEM:DWA

Presentacin de Avances. Presenta: Ing. Jos Carlos Guerrero Buenrostro Asesor: Dr. Miguel ngel Garca Andrade
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Trabajo Futuro.
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Actualmente la mayora de los moduladores sigma-delta multibit se realizan utilizando la tcnica de elementos unitarios, ya sea que utilicen o no, tcnicas para reducir los errores de mismatch, estas tcnicas presentan problemas de alto consumo de potencia y de reduccin de ancho de banda, es por eso que se plantea el uso de tcnicas hibridas, para de esta forma reducir la figura de mrito.

Utilizando una estructura de correccin dinmica hibrida RC (en el diseo de moduladores sigma-delta multibit) para promediar los errores de mismatch, nos permitira obtener una arquitectura de alto desempeo y baja figura de mrito.

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Realizar un anlisis de desempeo de las estructuras de correccin dinmica hbrida RC, en MSD y su realizacin en circuito integrado.

Este proyecto est delimitado al anlisis de desempeo de estructuras hbridas RC, a la realizacin de modelos matemticos a nivel sistema, y al desarrollo a nivel circuito y simulaciones a nivel transistor. El desarrollo de mascarillas para la fabricacin de un circuito integrado, no est contemplada dentro de los alcances de esta de tesis.

Son una alternativa rentable para hacer convertidores de alta resolucin. Combinan el sobre muestreo (OSR) y el moldeado de ruido de cuantificacin.
Se considera sobremuetreo, cuando se muestrea a una tasa mucho mayor a la tasa de Nyquist. OSR=(Fs/Fn)=(Fs/2Fb)

La complejidad del filtro antialias en la entrada se reduce. Pueden ser integrados junto a un procesador digital de seales.

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Componentes bsicos MSD Filtro analgico Muestreador Cuantificador DAC de retroalimentacin

Modelo Genrico MSD L=1

Una manera de incrementar el ancho de banda en los moduladores Sigma-Delta, es reduciendo el OSR.
SNR = 3 OSR ( 2 L + 1)(2b 1) 2 2
2 L +1

El cuantificador puede ser visto como la suma de la entrada y una seal de error.

El requerimiento de ampliar el ancho de banda de la seal a convertir, ha llevado, como solucin, al empleo de moduladores Sigma-Delta Multibit.
Modelo Linealizado
Y (z ) = X (z ) z +
-1
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La FoM se propuso para la evaluacin comparativa de circuitos integrados para la conversin de datos.

FoM =

Pw SNR * BW

donde SNR es la relacin seal/ruido en magnitud, BW es el ancho de banda y Pw es la potencia consumida en watts. El resultado (en picojules) es la energa necesaria por conversin. El objetivo de reduccin del consumo de potencia se traduce en la minimizacin del FoM.

DAC de retroalimentacin

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EQ

Integrador

C2

Vi

C1

Vo
C d1

T0 E DAC1 E DAC 2 T1

Cd 2

Y = X * z 2 + E Q * (1 z 1 ) 2 E DAC 2 * 2 z 1 (1 z 1 ) E DAC 1 * z 2
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T2

Cd3

C dn

C o n v e r t i d o r D / A

Debido al proceso de fabricacin cada uno de los elementos que conforman el DAC, presenta un error con respecto al valor nominal.

Cd = Cd IDEAL + C ERROR

Tn

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Salida del DAC sin utilizar DWA. El error es acumulativo.

Anlisis Formal del DWA.

DACOUT (k ) = nS + i
i =0

Pr( k ) = Pr(k 1) + In(k 1), mod N Ys( k ) = (Pr( k ) Pr( k 1)) * w Ye(k ) = (k ) ( k 1)
Posible implementacin del DWA, para DAC-SC

Salida del DAC utilizando DWA. El error es moldeado.

Y ( z ) = Ys( z ) + Ye( z )
n ( k 1)

Y ( z ) = (1 z 1 ) Pr( z ) * w + (1 z 1 ) (k ) H MM = 1 z 1
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DACOUT (k ) = nS +

n(k )

i i = n ( k 1) +1

i i = n ( k 2 ) +1

Marko Neitola and Timo Rahkonen

Funcin de Transferencia del Error de MisMatch entre los elementos unitarios del DAC

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La capacitancia total puede mantenerse en un nivel bajo, si utilizamos un DAC resistivocapacitivo.

Una vez que hemos observado las ventajas del uso de DACs hbridos RC, y dado que la exactitud ahora depende del acoplamiento tanto de las resistencias como de los capacitores. Se propone utilizar tcnicas DEM para reducir los problemas de Mismatch. Y el anlisis de estas tcnicas son la base de esta propuesta de tesis.

Los valores fraccionales de Vref, permiten aumentar el nmero de bits sin aumentar la capacitancia total. La potencia consumida por el divisor resistivo es despreciable.

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Errores de los MSD Offset Ganancia Finita Ancho de Banda Finita Slew Rate Finito ADC No ideal DAC No ideal

Tercer Semestre

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- Vo Ao

Hoe( z ) = H ( Z )(1 e k + e k * * Z 1 )

cf=.01; ci=1; cn=0 Ao=1000; gbw=10e6; for i=1:5 B=cf/(ci+cn+cf); Ae=1/(1+(1/Ao)*(1/B)); w0=gbw/Ao; wfb(i)=w0*(1+Ao*B) Ganancia(i)=20*log10(ci/cf*Ae) GBW(i)=ci/cf*Ae*wfb(i) cn cn=cn+8; end
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= * *
GBW

Vo ( z ) C Ae z 1 = H ( z) = 1 V1 ( z ) C2 (1 z 1 )
Ae = 1 1 C1 + C n + C 2 1+ * Ao C2

GBW Fs

C2 C1 + C n + C 2
AoC2 ) C1 +C n +C2

Error de Ganancia

FB = 1 (1 +

Error de Fase

Ao + 1 C1 + C n + C 2 Ao + C2

GBWe = GBW *
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C2 C1 + C n + C 2

Ref: K.Martin, A. Sedra, Effect of the OPamp Finite Gain & Bandwidth on the Performance of SwitchedCapacitor Filters," IEEE Trans. Circuits Syst., vol. CAS-28, no. 8, pp. 822-829, Aug 1981.

Simulaciones con MSD L=2 b=1

G 39.16 34.42 31.36 27.32

BW 109k 21.1k 15.8k 13.0k

GBW 9.9M 1.1M 587k 303k Capacitancias Aadidas, para simular un DAC-SC
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Simulaciones con MSD L=2 b=N

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Simulaciones con MSD L=2 b=5 OSR=20 Fs=1Mhz BW=25k

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Hasta el momento las pruebas realizadas, son a nivel sistema y nivel macromodelo. El siguiente paso es pasar del macromodelo a nivel transistor, para lo cual se requerir. Caracterizar la tecnologa UMC 180nm Disear los Switches Considerar el efecto de Slew Rate. Disear los OTA Definir una aplicacin para el MSD Finalmente realizar los diseos en base a los parmetros necesarios por la aplicacin.

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Actividades A desarrollar Revisin bibliogrfica Presentacin de protocolo de tesis. Generacin de modelos en Matlab Diseo a nivel macro modelo Diseo a nivel circuito Simulaciones Anlisis de Datos Redaccin de reporte tcnico (paper) Redaccin de tesis Presentacin de tesis

Julio Oct. Dic. Enero Abril-Julio Sep. 2011 2011 Marzo 2012 2012 X X X X X X X X X X X X X X X X X X X

Preguntas?

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