ARQUITECTURAS BASADAS EN MICROPROCESADORES CPU Y BUS DEL SISTEMA

TEMA 2. ARQUITECTURA BASADAS EN EL 8086 (I): CPU Y EL BUS DEL SISTEMA

ORGANIZACIN INTERNA Y EXTERNA DEL 8086 FAMILIA DEL 8086 El 8086 es en realidad el procesador base de una familia completa de circuitos, los iAPX86, que comprenden: El microprocesador 8086, que constituye la cabeza de la familia El coprocesador matemtico 8087 El coprocesador de entrada/salida 8089 El controlador de bus 8288, necesario para la configuracin mxima del 8086 El circuito de arbitraje de prioridades 8289, necesario para un funcionamiento multiprocesador del 8086 CARACTERSTICAS DEL 8086 Bus de direcciones/datos multiplexado de 16 bits Direccionamiento paginado simple. Incorpora un pequeo circuito MMU, obtenindose 20 bits de direcciones, lo que da un espacio de memoria direccionable de 1 MB, dividido en 16 pginas de 64KB. Organizacin de los datos de 16 bits en memoria. Se trata en primer lugar el byte menos siginificativo. Nmero limitado de registros internos especializados, no permitiendo la ortogonalidad. Dos modos de funcionamiento: modo mnimo y modo mximo. Dos estructura de E/S posibles: una estructura de E/S mediante instrucciones de E/S (estando el espacio de E/S separado del espacio de memoria), y una estructura de E/S mediante instrucciones de memoria (estando el espacio de E/S implantado en el espacio de memoria). Posibilidad de funcionar paso a paso gracias al modo traza. Adaptacin a un entorno multiprocesador gracias a seales especficas y al circuito de arbitraje. Modo de direccionamiento relativo al PC, permitiendo acceder a cualquier posicin de memoria en un segmento de 64 KB.

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ORGANIZACIN INTERNA El 8086 dispone de cinco tipos de registros: Registro de datos: Registro Funciones Especficas AX Operaciones de E/S Correcciones decimales Para las instrucciones de multiplicar y dividir BX Registro base en el modo de direccionamiento indirecto mediante registro base CX Contador de datos DX Registro de direccionamiento indirecto para direccionar un puerto de E/S Para las instrucciones de multiplicar y dividir Registros de segmento: CS, DS, SS, ES. Forman parte de la Unidad de Gestin de Memoria (MMU) integrada en el microporcesador. Registros punteros: SP, BP, SI, DI. El contador de programa (IP), no accesible por el usuario. El registro de estado: Bits del registro de estado Comentario AF Acarreo auxiliar. Acarreo de peso 24 utilizado en operaciones aritmticas decimales CF Acarreo PF Indica la paridad. A 1 indica que la paridad es par SF Indicador del signo ZF Indicador cero OF Indicador de overflow DF Direcciones crecientes o decrecientes de memoria IF Indicador de interrupciones externas enmascarables inhibidas o autorizadas. No afecta a las interrupciones internas y NMI TF Indicador de modo Traza. Llama a una interrupcin interna llamada de excepcin, bifurcando a un subprograma llamado TRAZA

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La arquitectura interna del 8086 se compone de dos partes: La unidad de ejecucin, ejecuta las funciones lgicas y aritmticas. La unidad de interfaz bus, almacena por anticipacin 6 bytes de instrucciones memorizadas en una cola de espera constituida por una memoria de 6 bytes.

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ORGANIZACIN EXTERNA El 8086 puede funcionar segn dos modos: Modo mnimo: funcionamiento monoprocesador. Genera todas las seales de control necesarias directamente (minimiza la lgica de control del bus). Modo mximo: funcionamiento en un entorno multiprocesador. El 8086 codifica las seales de control del bus en tres bits de estado. Utiliza el resto de las patillas de control para proporcionar la informacin adicional necesaria para soportar una configuracin multiprocesador. Seales del 8086:

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MODO MNIMO

Direcciones se almacenan en el latch 8282 mediante la seal ALE conectada a la seal STB. Dos 8282 para una direccin de 16 bits y tres para una direccin de 20 bits. OE del 8282 va a masa en el modo mnimo siempre que no incluya controlador DMA. Las lneas de control no necesitan pasar a travs de transceivers, pueden ser utilizadas directamente.
M / IO
_____
_____ _____

RD WR

Operacin Lectura E/S Escritura en E/S Lectura de memoria Escritura en memoria

0 0 1 1

0 1 0 1

1 0 1 0

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El 8286 es un transceiver. Se utilizan dos para el modo mnimo. Consta de 16 elementos triestado. _____ _____ ___ En modo mnimo OE est conectado a DEN (data enable) y T a DT / R (data transmit/receive)
_____

OE

T X 0 1

Operacin Z Transferencia del 8086 hacia la interface Transferencia de la interface hacia el 8086

1 0 0

Generador de reloj 8284: Tren de pulsos. Sincronizar las seales RDY y RES F / C a 1 EFI (gnerador de pulsos externos) F / C a 0 oscilador CLK = 1/3 de la frecuencia de entrada (EFI u oscilador)

Otras seales del modo mnimo: HOLD Peticin de bus HLDA Concesin de bus INTA Reconocimiento de interrupcin

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MODO MXIMO

Necesidad de circuitera adicional para traducir las seales de control. S 2 , S 1 y S 0 son seales necesarias para la transferencia de memoria y E/S, y para el control de los latches 8282 y los transceptores 8286. Se implementa en el controlador de bus 8288. Evitan la necesidad de las seales M / IO , WR , INTA , ALE , DT / R y DEN del modo mnimo, dejando estas patillas para otras funciones. Todo el control de la transferencia lo hace el 8288 a travs de S 2 , S 1 y S 0 : Operacin S 2 S1 S0 0 0 0 Reconocimiento de interrupcin 0 0 1 Lectura de puerto de E/S 0 1 0 Escritura en puerto de E/S 0 1 1 Parada 1 0 0 Bsqueda de interrupcin 1 0 1 Lectura de memoria 1 1 0 Escritura en memoria 1 1 1 Inactivo-pasivo
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El 8288 puede generar las seales de activacin del latch de direcciones para los 8282, y de activacin para los transceivers 8286, as como la seal de interrupcin para el controlador de interrupciones. QS0 y QS1 sirven para permitir al sistema externo al procesador preguntar por el estado de la cola de instrucciones del procesador para poder determinar la instruccin que se est ejecutando actualmente. Junto con la seal LOCK permite el no acceso al bus por parte de otro procesador. RQ / GT 0 y RQ / GT1 sirven para dar peticiones y concesiones del bus. En el 8288, ALE, DT / R y DEN hacen las mismas funciones que sus semejantes en el 8086, excepto que DEN es activa a nivel alto. AEN , IOB y CEN son patillas para entornos multiprocesadores. En sistemas monoprocesadores AEN e IOB estn a masa, y CEN a 1. MCE / PDEN depende del modo determinado por la seal IOB. IOB = 0, asume su funcin de activacin de cascada del maestro (MCE) y puede ser utilizado para controlar el 8259A en cascada. IOB = 5 V, asume su funcin de activacin de datos del perifrico ( PEDN ), utilizado en configuracin de bus mltiple. INTA , interrupcin del controlador de prioridades. IORC , orden de lectura de E/S. IOWC , orden de escritura en E/S. MRDC , orden de lectura de memoria. MWTC ,orden de escritura en memoria. AIOWC y AMWC , sirven para activar las rdenes de escritura en E/S y memoria un ciclo de reloj antes del ciclo de escritura para que las interfaces lentos se preparen para recoger los datos.

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ESTRUCTURA DEL BUS DEL SISTEMA

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TEMPORIZACIN DEL BUS DEL SISTEMA Secuencia tpica de ciclos de bus:

La duracin el ciclo de bus es de 4 ciclos T1 a T4. Estados de espera TW entre T3 y T4 debido a que la memoria o interfaz de E/S no pueden responder los suficientemente rpido durante una transferencia. Estados de reposo TI. Temporizacin del bus en modo mnimo: Durante T1, ALE se pone a 1. Seales BHE , M / IO , DEN , DT / R y direccin deben ser estables antes del flanco de bajada de ALE. En el flanco de bajada de ALE la direccin entra en los latches 8282. Durante T2 se retira la direccin de los latches y se envan S3 a S7 y se pone a baja DEN para activar los transceivers 8286.
_____ _____
___

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_____

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RD se activa durante T2 para una entrada. Si el dispositivo de E/S o la memoria pueden realizar la transferencia inmediatamente, no hay estados de espera, y los datos son colocados en el bus durante T3. RD se pone a 1 al comienzo de T4, retirando sus seales de datos la memoria o el dispositivo de E/S.
_____

WR se activa durante T2 para una salida y se transfiere los datos. En T4 se deactiva y se retiran los datos. DEN , tanto para entrada como para salida se desactiva en T4. La seal M / IO en T4 o TI, se coloca al valor adecuado de acuerdo con la siguiente transferencia.
_____

_____

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Temporizacin reconocimiento de interrupcin:

Temporizacin de peticin y concesin del bus en modo mnimo:

Si ha sido reconocida una peticin de interrupcin durante el ciclo previo de bus y acaba de terminar el ciclo de una isntruccin, se aplica un pulso negativo en INTA desde T2 a T4 durante el ciclo actual del bus y el siguiente. En el segundo pulso, el interfaz que acepta el reconocimiento pondr el tipo de interrupcin en AD7-AD0 el tiemo que est hbil INTA .

La patilla HOLD es comprobada en el flanco de bajada de cada ciclo de reloj (es una seal asncrona). Si el microprocesador recibe una seal de HOLD antes de T4 o durante TI activa la seal HLDA, tomando el dispositivo maestro el bus. La bajada de la peticin se detecta en el flanco de subida del ciclo de reloj seguido a la desactivacin de HOLD la sela HLDA es retirada en el siguiente flanco del mismo ciclo de reloj Mientras HLDA=1, todas las salidas del microprocesador estn en su estado de alta impedancia.
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Temporizacin del bus en modo mximo: S 2 = S 1 = S 0 =1 indican estado de pasivo, estando en este estado antes del ciclo de bus. El 8288 en T1 sacar un pulso por su patilla ALE y aplicar la seal
___

apropiada a su patilla DT / R durante T1. En T2, el 8288 pondr DEN a 1, activando as los trnsceivers.

Para una entrada, activar MRDC o IORC en T2, y las mantendr hasta T4. Para una salida, AMWC o AIOWC se activan desde T2 a T4, y MWTC o IOWC desde T3 a T4. La entrada READY acta como en el modo mnimo. Las seales de reconocimiento de interrupcin son las mismas que para el modo mnimo, excepto que se aplica 0 a la patilla LOCK desde T2 del primer ciclo del bus hasta T2 del segundo ciclo.

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Temporizacin de peticin y concesin del bus en modo mximo: La peticin/concesin/bajada se realiza en una secuencia de tres pulsos a travs de la patilla RQ / GT , que es examinada en el flanco de subida de cada pulso. Si se detecta una peticin y se cumple las condiciones como en el modo mnimo, el microprocesador aplicar un pulso de concesin en RQ / GT inmediatamente despus del prximo T4 o TI. El maestro que hizo la peticin, toma el control del bus cuando recibe este pulso, tomando el control durante uno o varios ciclos de bus. Para renunciar al bus, enviar el pulso de liberacin por la misma lnea que hizo la peticin. RQ / GT 0 y RQ / GT1 son iguales, excepto que RQ / GT 0 tiene mayor prioridad.

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GESTIN DE PRIORIDADES DE INTERRUPCIN Lgica de gestin de prioridades. Es siempre necesario? En sistemas complejos se incluye hardware de gestin de interrupciones de E/S. El 8259A (PIC) es el controlador de interrupciones de la familia intel. Puede operar junto con otro 8259A. SISTEMA DE INTERRUPCIONES BASADO EN UN SOLO 8259A

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Patillas del 8259A

PATILLA D7-D0 Bus de datos INT Interrupt

INTA

COMETIDO Lneas de comunicacin con el bus de datos. Puede ser necesario drivers Para enviar seales de peticin de interrupcin a la CPU

Interrupt Acknowledge
RD

Para recibir seal de reconocimiento de interrrupcin de la CPU. El 8259A asume que un reconocimiento consta de dos pulsos para que haya compatibilidad con el 8086 Para indicarle al 8259A que tiene que colocar el contenido de los registros IMR, ISR o IRR de un nivel prioritario en el bus de datos Para indicarle al 8259A que tiene que aceptar un dato del bus de datos y utilizarlo para establecer el valor de los bits de las palabras de comando Habilitacin del 8259A. A travs de una lgica de decodificacin del bus de direcciones se determina si es activado o no Indica qu puerto del 8259A est siendo accedido

Read
WR

Write
CS

Chip Select A0

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Address IR7-IR0 Para recibir las peticiones de interrupcin de las interfaces de Interrupt Request E/S o de otros 8259A que se denominan esclavos CAS2-CAS0 Cascade
SP / EN

Identificacin del tipo de esclavo Como entrada: = 0 exclavo = 1 maestro Como salida: para desactivar los tranceivers cuando se transfieren datos desde el 8259A a la CPU

Slave Program

VCC y GND

Tensin de alimentacin (3,5V o 5V dependiendo del sistema) y Masa, respectivamente

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Descripcin interna.

A1 se conecta a A0 debido a que el 8259A slo tiene ocho patillas de datos y siempre se utiliza el byte bajo del bus de conexin con el 8086, de esta forma se garantiza que todas las transferencias van a utilizar la mitad inferior del bus, es decir, utiliza direcciones pares consecutivas, aunque a la segunda direccin se le va a denominar direccin impar en el resto de la explicacin. Contiene 7 registros divididos en dos grupos: registros que contiene las palabras de comandos de inicializacin (ICW), que suelen recibir valores de una rutina de inicializacin que se ejecuta la primera vez que se arranca el ordenador y permanecen constantes durante su funcionamiento; y registros que contiene las palabras de comandos de funcionamiento (OCW), que se utilizan para controlar de forma dinmica el procesamiento de las interrupciones. El IRR junto con el IMR y la lgica de enmascaramiento (IMR=OCW1), el rbitro de prioridades y el ISR sirven para la recepcin y el control de las interrupciones que llega a las patillas
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IR0-IR7. El IRR almacena las peticiones de entrada, y junto con el rbitro de prioridades, permite a la peticin de interrupcin no enmascaradas poner un 1 en la patilla INT. El ISR almacena los que estn siendo procesadas actualmente. Las palabras de comando de inicializacin deben rellenarse consecutivamente utilizando la direccin par para ICW1 y la impar para las restantes ICW. La definicin de los bits de los diferentes registros ICW y OCW est en la pag. 378-379 del Yu-Cheng Liu. Estos se pueden programar a travs de los puertos correspondientes. Hay tres palabras de comandos de funcionamiento OCW. La palabra OCW1 se utiliza para enmascarar las peticiones de interrupcin (OCW=IMR). OCW2 y OCW3 se utilizan para el control del modo del 8259A y para la recepcin de comandos EOI. Se enva un byte a OCW1 utilizando la direccin impar asociada al 8259A, y a OCW2 y OCW3 utilizando la par. OCW2 se distingue de OCW3 mediante el bit 3 del byte de datos. Si este bit est a 0,el byte va a OCW2, y si es 1, se coloca en OCW3. Estos se distinguen de ICW1, que tambin utilizan la direccin par, mediante el contenido del bit 4 del byte de datos. Si ste est a 0, entonces el byte se coloca en OCW2 u OCW3 dependiendo del bit 3. Funcionamiento del 8259A

Cuando un bit del IRR se pone a 1, se compara con su bit de mscara correspondiente, y si est a 0, la peticin para al rbitro de prioridades, y si est 1, la peticin se bloquea. Una vez verificada la prioridad, y si la peticin va a ser enviada a la CPU, se activa la lnea INT.
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Si el flag IF de la CPU est a 1 entrar en su secuencia de interrupcin y devolver los pulsos negativos por INTA . Con el primer pulso se desactiva los latches de IRR para ignorar futuras interrupciones mientras se cursa sta. Tambin se coloca a 1 el bit apropiado de ISR y a 0 el correspondiente de IRR. El segundo pulso hace que ICW2 sea colocado en D0-D7. Si el bit de fin automtico de interrupcin (AEOI) est a 1, al final del segundo pulso de INTA , el bit ISR que fue puesto a 1 se pone a 0, en caso contrario ISR no se pone a cero hasta que se enve a OCW2 el operando apropiado de fin de interrupcin (EOI). El 8259A permite modificar el modo normal de prioridad determinado por los bits L2-L0 de OCW2, mediante los bits 7 (rotar) y 6 (establecer nivel) de la palabra OCW2. Para ello, el bit de AEOI debe estar a cero para que posteriormente el bit correspondiente de ISR que est puesto a 1 sea puesto a cero por un comando EOI, que consiste en enviar un OCW2 con el bit 5 a 1. R SL Cuando EOI = 1 0 0 1 1 0 Modo normal de prioridad 1 Borra especficamente el bit ISR indicado por L2-L0 0 Prioridad rotativa de forma que un dispositivo de ser servido pasa a tener la prioridad ms baja 1 Prioridad rotativa hasta la posicin especificada por L2-L0

Modo normal de prioridad Una peticin en IR0 tiene la mayor prioridad, y una en IR1 la siguiente en mayor prioridad, y as sucesivamente. Si ISRn est a 1, el rbitro de prioridades no reconocer ninguna peticin desde IR7 hacia IR(n+1), pero reconocer peticiones no enmascaradas desde IR(n-1) hasta IR0. Si se ha puesto a 1 el indicador IF, las peticiones que tienen mayor prioridad que la que est siendo procesada pueden ocasionar que la rutina actual de interrupcin sea interrumpida mientras que las de menor prioridad se mantienen en espera. Cuando los bits ISR de prioridad ms alta se van poniendo a 0 se procesan las peticiones de menor prioridad.

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Ejemplo: (ver figura) Supongamos que ISR, IMR y AEOI estn a cero. Se producen simultneamente peticiones en IR2 e IR4, luego llega IR1, y por ltimo, llega una peticin IR3, y que stas son las nicas peticiones.

Utilizacin de R y SL para modificar el modo normal de prioridad. Cualquier bit de ISR puede ser explcitamente puesto a 0 mediante el envo de un OCW2 con los bits R, SL y EOI a 011 y colocando el nmero del bit que se va a poner a 0 en L2-L0. Si se enva a OCW2, entonces ISR3 ser puesto a 0. 0 1 1 0 0 0 1 1 OCW2 puede rotar las prioridades mediante la asignacin de la prioridad mas baja a uno de los niveles de IR, siguiendo el resto de la prioridades el orden normal.IR5, IR6, IR7, IR0, IR1, IR2, IR3, IR4 Una rotacin de una posicin puede obtenerse haciendo 10 la combinacin de los bits R y SL. Si IR5 tiene actualmente la mayor prioridad y se enva a OCW2 1 0 1 0 0 0 0 0 entonces el nuevo orden de prioridades sera: IR6, IR7, IR0, IR1, IR2, IR3, IR4, IR5 Si se enva el 1 1 1 0 0 0 1 0 nuevo orden sera: IR3, IR4, IR5, IR6, IR7, IR0, IR1, IR2 R y SL tambin tienen significado cuando EOI = 0. R SL Cuando EOI = 0 0 0 1 1 0 Desactiva las rotaciones automticas 1 No provoca ninguna accin 0 Rotaciones automticas cuando AEOI = 1 1 Se asignara la menor prioridad a la designada por L2-L0

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Otras formas de trabajar las interrupciones. Los bits ESMM (habilitacin del modo especial de mscara) y SMM (modo especial de mscara) pueden utilizarse para negar los modos de prioridad vistos anteriormente. ESMM SMM Modo de operar 0 1 1 X 0 1 Se inhibe el modo especial de mscara Se vuelve al ordenamiento de prioridades de interrupcin Las peticiones de interrupcin no enmascarable son procesadas cuando van llegando y el orden de prioridades es ignorado

El bit P se utiliza para colocar el 8259A en modo sondeo. Este modo asume que la CPU no est aceptando interrupciones (IF = 0) y que es necesario explorar las peticiones de interrupcin en el IRR. Ruido en una peticin de interrupcin. Una entrada en IR debe permanecer en alto despus del flanco siguiente al primer pulso de INTA . De no ser as el 8259A simular un 1 en IR7, y si no tenemos ningn dispositivo conectado a esta entrada provocara cadas impropias de las seales en las otras lneas de peticin y la rutina de interrupcin asociada a IR7 servira como rutina de limpieza de ruidos. Tambin sirve este mtodo de deteccin de ruidos si se conecta un dispositivo a IR7, ya que un ruido activara la entrada IR7 pero no afectar a ISR7, por lo que leyendo ISR y comprobando el bit 7 podemos saber si se trata de una peticin de interrupcin o de un ruido.

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SISTEMA DE INTERRUPCIONES BASADO EN MULTIPLES 8259A

La patilla SP/ EN del 8259A maestro est conectado a los transceivers del bus de datos, mientras que en los esclavos se lo aplica un 0. Se pueden conectar hasta 7 8259A, permitiendo distinguir hasta 64 lneas de peticin de interrupcin diferentes. A cada 8259A se le debe dar su propia pareja de direcciones en el espacio de direcciones de E/S.

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Inicializacin de mltiples 8259A Se deben inicializar tanto el esclavo como los maestros. El maestro se inicializa de la misma forma que se indic anteriormente, exepto que debe ponerse a 0 SNGL y en el ICW3 se pone a 1 cada bit para cada bit conectado IR conectado a un esclavo y 0 en el reto de los bits. El bit SFNM se pondra a 1 para activar el modo especial totalmente aninado. El bit SNGL tambin se pondra poner a 0 para inicializar los esclavos, por lo que se necesitara un ICW3 para cada esclavo, inicializndose de diferente forma que el maestro. Para un esclavo, ICW3 tiene el siguiente significado, donde los tres bits menos significativos proporcionan un nmero de identificacin al esclavo: 0 0 0 0 0 ID2 ID1 ID0

Funcionamiento: Cuando un esclavo pone un 1 en su patilla INT, esta seal es enviada a la patilla de IR apropiada del maestro, que a su vez es enviada a la CPU a travs de la patilla INT del maestro. Cuando la CPU devuelve la seal INTA , el maestro no slo pondr a 1 el bit apropiado de ISR a 0 el de IRR, sino que adems cmprobar el correspondiente bit de ICW3 para determinar si la interrupcin viene de un esclavo. Si la interrupcin proviene de un esclavo, el maestro colocar el nmero de nivel de IR en las lneas CAS2-CAS0. En caso contrario actuar como si hubiera un solo 8259A. La seal INTA es recibida por todos los esclavos, pero slo la aceptar aquel cuyo ID coincida con el nmero enviado por el maestro por las lneas CAS2-CAS0. En el esclavo seleccionado, el bit correspondiente de ISR se pondr a 1, el de IRR a 0, y su ICW2 ir al bus de datos. Se deben colocar combinaciones nicas en los ICW2 del maestro y los esclavos, ya que contienen el tipo de interrupcin. Se necesitan comandos EOI para el maestro y los esclavos si sus bits AEOI estn a 0.

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Modo especial totalmente aninado Bit SFNM del maestro se inicializa a 1. Utiliza el modo normal de prioridad y AEOI a 0. El maestro permitir que pasen peticiones no enmascaradas con la suficiente prioridad a la patilla INT, incluso si el bit correspondiente en ISR est ya a 1. De esta forma, si llega a un esclavo una peticin de mayor prioridad cuando una o varias de las peticiones de los esclavos estn siendo procesadas, se permitir que la nueva peticin enve su seal INT hacia el maestro. Supongamos dos esclavos conectados al mestro: El esclavo 1 a IR1 del maestro y el esclavo 2 al IR2 del maestro. El orden de prioridades totalmente aninado sera el siguiente:

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