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CONTADORES SINCRONOS

En los contadores sncronos las entradas de reloj de todos los flip flops se conectan juntas a un reloj comn. De esta manera todos los FF cambian de estado simultneamente (en paralelo). El circuito a continuacin muestra un contador sincrono de 3 bits. Analice el diagrama de tiempo para comprender el funcionamiento del contador y verifique que todos los FF cambian simultneamente.

Contador Ascendente BCD sincrono


De forma similar al contador asincrono de decadas, un contador sincrono de decadas cuenta del 0 al nueve, por lo que de nuevo se tiene una secuencia truncada, la cual puede implantarse con el siguiente circuito.

7490 Pinout Veamos brevemente el 7490 para ver cmo funciona. Veamos brevemente EL 7490 Para Ver Como Funciona. Aqu est el pinout: esta aqui El pinout:

El 7490 es un contador de dcadas, lo que significa que es capaz de contar 0-9 cclicamente, y que es su modo natural. El 7490 es sin contador de Dcadas, Lo Que significa Qu es Capaz de CONTAR 0-9 cclicamente, y Qu es Su Modo natural. Es decir, QA, QB, QC y QD son 4 bits en un nmero binario, y los pines a travs del ciclo 0 a 9, de esta manera: Es Decir, QA, QB, QC y QD hijo de 4 bits en binario Nmero de la ONU, y los pinos un Travs del Ciclo 0 a 9, of this Manera: QD QD Control de calidad QC QB QB QA QA 00 00 00 00 00 00 00 11 00 00 11 00 00

00 11 11 00 11 00 00 00 11 00 11 00 11 11 00 00 11 11 11 11 00 00 00 11 00 00 11 Tambin puede configurar el chip a contar hasta un nmero mximo de otros y luego volver a cero. You can also configurar El chip de un CONTAR HASTA sin Nmero Mximo de

Otros y LUEGO Volver a cero. Que "lo establecido" cambiando el cableado de la R01, R02, R91 y R92 lneas. Que "lo establecido" Cambiando El Cableado de la R01, R02, R91 y R92 Lneas. Si los dos R01 y R02 son 1 (5 voltios) y, o bien R91 o R92 son 0 (baja), entonces el chip resetear QA, QB, QC y QD a 0. Si los dos R01 y R02 hijo 1 (5 Voltios) y, o bien R91 R92 hijo o 0 (baja), entonces El chip de resetear QA, QB, QC y QD a 0. Si los dos R91 y R92 son 1 (5 voltios), el recuento de QA, QB, QC y QD va a 1001 (5). Si los dos R91 y R92 hijo 1 (5 Voltios), El Recuento de QA, QB, QC y QD va un 1001 (5). Por lo tanto: Por Lo Tanto: * Para crear una divisin por 10 contra, primero se conecta el pin 5 a +5 voltios y el pin 10 a tierra para alimentar el chip. Para Crear Una Divisin 10 Por contra, s Primero Conecta El pin 5 a +5 Voltios y El pin 10 a tierra prrafo Alimentar chip de el. A continuacin, conectar el pin 12 al pin 1 y pines de tierra 2, 3, 6 y 7. A Continuacin, Conectar El pin 12 al pin 1 y pinos de tierra 2, 3, 6 y 7. Se ejecuta la seal de reloj de entrada (a partir de la base de tiempo o un contador anterior) en el pin 14. Se ejecuta la Seal de reloj de entrada (A partir de la base de de tiempo o sin contador anterior) en El pin 14. El resultado aparece en QA, QB, QC y QD. El RESULTADO aparece en QA, QB, QC y QD. Utilice la salida en el pin 11 para conectar a la siguiente etapa. Utilice la Salida En El pin 11 Conectar para a la Siguiente Etapa. * Para crear un contador de divisin por 6, primera vez que conecte el pin 5 a +5 voltios y el pin 10 a tierra para alimentar el chip. Para Crear sin contador divisor Por 6, Primera Vez Que conecte El pin 5 a +5 Voltios y El pin 10 a tierra prrafo Alimentar chip de el. A continuacin, conectar el pin 12 al pin 1 y pines de tierra 6 y 7. A Continuacin, Conectar El pin 12 al pin 1 y pinos de tierra 6 y 7. Conecte el pin 2 al pin 9 y el pin 3 al pin 8. Conecte El pin 2 al pin 9 y El pin 3 al pin 8. Ejecutar la seal de reloj de entrada (a partir de la base de tiempo o un contador anterior) en el pin 14. Ejecutar la Seal de reloj de entrada (A partir de la base de de tiempo o sin contador anterior) en El pin 14. El resultado aparece en QA, QB y QC. El RESULTADO aparece en QA, QB y QC. El uso de 8 pines para conectar a la siguiente etapa. El USO de 8 pinos prrafo Conectar a la Siguiente Etapa.

FLIP-FLOP D
El smbolo lgico para un flip-flop D es el siguiente: SIMBOLO LOGICO

CIRCUITO EQUIVALENTE

Tiene solamente una entrada de datos (D), y una entrada de reloj (CLK). Las salidas Q Y 1. Tambin se denomina " flip-flop de retardo ". Cualquiera que sea el dato en la entrada (D), ste aparece en la salida normal retardado un pulso de reloj. El dato se transfiere durante la transicin del nivel BAJO al ALTO del pulso del reloj.

TABLA DE VERDAD

DIAGRAMA DE TIEMPO

FLIP-FLOP JK
El smbolo lgico para un flip-flop JK es el siguiente: SIMBOLO LOGICO

Este flip-flop se denomina como "universal" ya que los dems tipos se pueden construir a partir de l. En el smbolo anterior hay tres entradas sncronas (J, K y CLK). Las entradas J y K son entradas de datos, y la entrada de reloj transfiere el dato de las entradas a las salidas. TABLA DE VERDAD

Modo de operacin Mantenimiento Reset Set Conmutacin

ENTRADAS CLK S 0 0 1 1

SALIDAS R Q Q 0 No cambia 1 0 0 1 1 0

1 Estado opuesto

Tabla caracterstica La excitacin de mesa Q J K Q Q prxima K Comentario Comentario J prxima mantener el No hay 0 0 Q 0 0 X estado 0 cambios 0 1 0 1 0 1 1 1 Q reajustar conjunto palanca 0 1 1 1 0 1 1 X X X Conjunto 1 Reajustar 0 No cambios hay

FLIP-FLOP T La palanca, o T, flip-flop es un dispositivo biestable que cambia de estado a la orden de un terminal de entrada comn. El smbolo estndar para un FF T se ilustra en la figura 3.15, ver A. La entrada de T puede ser precedido por un inversor. Un inversor muestra un FF, se activar una transicin de alto a bajo del pulso de entrada. La ausencia de un inversor indica que el FF cambiar en una transicin de bajo a alto del pulso. Figura 3-15. - Activa (T) flip-flop: A. Norma smbolo; diagrama B. Momento.
SIMBOLO LOGICO

TABLA DE VERDAD

DIAGRAMA DE TIEMPO

CONTADOR DEL 00 AL 99
El clsico contador TTL. Se pueden agregar ms etapas repitiendo la cascada del segundo contador. La entrada de pulsos es el pin 14 del primer 7490. Todo el circuito trabaja con 5 V regulados. Los displays son de nodo comn y las resistencias son de 220 ohm. a 1/2 W todas. Se pueden agregar ms etapas uniendo el pin 11 del segundo 7490 con el pin 14 de siguiente 7490.