Documentos de Académico
Documentos de Profesional
Documentos de Cultura
EXPERIMENTO 3
CONTROLADOR - LCD
Objetivos:
Desarrollo:
La tarjeta DE2 consta de un LCD de 16X2 caracteres cuyo código del chip
controlador es el HD44780, las hojas técnicas van adjuntas a esta guía.
7
CONTADOR
SISTEMA
SECUENCIAL
La siguiente tabla muestra la relación de los pines del LCD y los pines de la
FPGA a los cuales van conectados.
ROC-JLV 1/6
ETN-601 Guía de Laboratorio FPGA 3
ROC-JLV 2/6
ETN-601 Guía de Laboratorio FPGA 3
RS = 0
RW = 0
DATA = 38 hex
RS = 0
RW = 0
DATA = 38 hex
RS = 0
RW = 0
DATA = 38 hex
RS = 0
RW = 0
DATA = 38 hex
RS = 0
RW = 0
DATA = 06 hex
RS = 0
RW = 0
DATA = 0E hex
RS = 0
RW = 0
DATA = 01 hex
RS = 1
RW = 0
DATA = código de letras
Para mayor referencia de los comandos de control del LCD el alumno deberá
remitirse al manual técnico del LCD adjunto a esta guía.
ROC-JLV 3/6
ETN-601 Guía de Laboratorio FPGA 3
LIBRARY ieee;
USE ieee.std_logic_1164.all;
--CONTROLADOR DE LCD
--UMSA Facultad de Ingenieria, Carrera de Electrónica
--Electronica Digital I, ETN-601
--Docente: Ing. Roberto Oropeza
ENTITY LCD is
port (
--pines del LCD
LCD_DATA: out std_logic_vector(7 downto 0);
LCD_RW,LCD_E,LCD_RS,LCD_ON: out std_logic;
--pin del oscilador 25Mhz
clock:in std_logic);
end LCD;
---------------------------------------------------------------------------
architecture behavior of LCD is
--señales auxiliares------------------------------------------------------
signal contador: integer range 0 to 14:=0;
signal contador1: integer range 0 to 55001:=0;
begin
----------------------------------------------------------
--Proceso 1: Maquina de estados para el LCD
----------------------------------------------------------
ROC-JLV 4/6
ETN-601 Guía de Laboratorio FPGA 3
end behavior;
CONSIDERACIONES:
ROC-JLV 5/6
ETN-601 Guía de Laboratorio FPGA 3
PREINFORME
INFORME
ROC-JLV 6/6