Arquitectura de Computadoras

Circuitos combinatorios

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 Comparador de magnitud
Un comparador de magnitud es un circuito lógico combinacional que compara dos o más entradas
binarias de un solo dígito.

COMPARADOR DE MAGNITUD DE 2 ENTRADAS

DIAGRAMA EN BLOQUE

ENTRADAS SALIDAS

→M(A>B)
A→

COMPARADOR DE
→m(A<B)
MAGNITUD

B→
→ I (A = B)

Si tiene dos entradas tendrá tres salidas complementarias (o sea que se activará una sola de
ellas), como indica la siguiente tabla de entradas y salidas :

ENTRADAS SALIDAS

A B M (A > B) I (A = B) m (A < B)

0 0 0 1 0

0 1 0 0 1

1 0 1 0 0

1 1 0 1 0

De la tabla anterior podemos obtener las funciones de cada salida:

M (A > B) = f (A, B) = A . ~ B
I (A = B) = f (A, B) = (~A . ~ B) + (A . B) o I (A = B) = f (A, B) = (A + ~ B) . (~A + B)
m (A < B) = f (A, B) = ~A . B

 Codificador
Un codificador es un circuito lógico combinacional que codifica n posibles entradas binarias a un
código dado. Sus entradas y salidas dependen del código. Por ejemplo un codificador de decimal
a BCD natural tiene diez entradas complementarias que son los diez símbolos del sistema
numérico decimal y cuatro salidas que se activarán dependiendo del símbolo a codificar. El
diagrama en bloque y la tabla para este ejemplo son los siguientes:
 DIAGRAMA EN BLOQUE
ENTRADAS SALIDAS
E0 →
→A
E1 →
E2 →
E3 →
CODIFICADOR DE →B
E4 →
DECIMAL A BCD
E5 → NATURAL →C
E6 →
E7 →
E8 →
→D
E9 →

ENTRADAS SALIDAS

E0 E1 E2 E3 E4 E5 E6 E7 E8 E9 A B C D
1 0 0 0 0 0 0 0 0 0 0 0 0 0
0 1 0 0 0 0 0 0 0 0 0 0 0 1
0 0 1 0 0 0 0 0 0 0 0 0 1 0
0 0 0 1 0 0 0 0 0 0 0 0 1 1
0 0 0 0 1 0 0 0 0 0 0 1 0 0
0 0 0 0 0 1 0 0 0 0 0 1 0 1
0 0 0 0 0 0 1 0 0 0 0 1 1 0
0 0 0 0 0 0 0 1 0 0 0 1 1 1
0 0 0 0 0 0 0 0 1 0 1 0 0 0
0 0 0 0 0 0 0 0 0 1 1 0 0 1

Y sus funciones de salida de acuerdo con la tabla son:

A = f (EO, E1, E2, E3, E4, E5, E6, E7, E8, E9) = E8 + E9
B = f (EO, E1, E2, E3, E4, E5, E6, E7, E8, E9) = E4 + E5 + E6 + E7
C = f (EO, E1, E2, E3, E4, E5, E6, E7, E8, E9) = E2 + E3 + E6 + E7
D = f (EO, E1, E2, E3, E4, E5, E6, E7, E8, E9) = E1 + E3 + E5 + E7 + E9

 Multiplexor
Un multiplexor (o selector de datos o conversor paralelo-serie) es un circuito lógico combinacional
que recibe 2n posibles entradas binarias y por medio de sus n variables de control selecciona una
sola de esas entradas para que salga por la única salida S. Por ejemplo un multiplexor de 4
entradas tendrá 2 variables de control como muestra el diagrama en bloque:
 DIAGRAMA EN BLOQUE
ENTRADAS SALIDA

E1 →

E2 →
MULTIPLEXOR DE 4
→S
ENTRADAS
E3 →

E4 →

VC0 ↑ VC1 ↑

Se debe determinar primero a que combinación de los valores de las variables de control VC0 y
VC1 corresponde cada entrada E que salga por la S. Como ejemplo podemos dar la tabla:

VC0 VC1 SALE POR S

0 0 E1

0 1 E2

1 0 E3

1 1 E4
De acuerdo con eso ahora la tabla del multiplexor de nuestro ejemplo será:

ENTRADAS SALIDA
VC0 VC1 E1 E2 E3 E4 S
0 0 0 0 0 0 0
0 0 1 0 0 0 1
0 1 0 0 0 0 0
0 1 0 1 0 0 1
1 0 0 0 0 0 0
1 0 0 0 1 0 1
1 1 0 0 0 0 0
1 1 0 0 0 1 1

Y en base a esta tabla la función de salida:

S = f (VCO, VC1, E1, E2, E3, E4) = (~ VC0 . ~ VC1 . E1) + (~ VC0 . VC1 . E2) + (VC0 .~ VC1 . E3)

+ (VC0 . VC1 . E4)

Otra forma de representar la tabla del multiplexor de nuestro ejemplo es:

 ENTRADAS SALIDA
VC0 VC1 E1 E2 E3 E4 S
0 0 0 0 0 0 0
E1
0 0 1 0 0 0 1
0 1 0 0 0 0 0
E2
0 1 0 1 0 0 1
1 0 0 0 0 0 0
E3
1 0 0 0 1 0 1
1 1 0 0 0 0 0
E4
1 1 0 0 0 1 1

 Visualizador o display de 7 segmentos

El visualizador o display de siete segmentos permite representar símbolos. Tiene siete segmentos
que se pueden encender o no cada uno individualmente. Cada segmento tiene la forma de una
pequeña línea.
S1

S6 S2

S7

S5 S3

S4

 Decodificador de 7 segmentos
Un decodificador de 7 segmentos es un circuito lógico combinacional que tiene n entradas
codificadas y tiene siete salidas conectadas a los 7 leds de un display o visualizador de 7
segmentos.
Como ejemplo vamos a ver un decodificador de código AIKEN a display de 7 segmentos que tiene
4 entradas codificadas en AIKEN y de acuerdo a las entradas representa el símbolo codificado en
el display de 7 segmentos. El diagrama en bloque es:
 Decodificador de AIKEN a 7 segmentos

DIAGRAMA EN BLOQUE
ENTRADAS SALIDAS
→ S1
A→
→ S2
→ S3
B→ DECODIFICADOR DE → S4
AIKEN A 7
SEGMENTOS → S5
C→
→ S6
→ S7
D→

Al tener 4 entradas las combinaciones son 16 pero los símbolos a representar solo son 10. La
tabla que representa a este circuito será:

ENTRADAS SALIDAS
CODIGO
Pos Sim
AIKEN S1 S2 S3 S4 S5 S6 S7
dec A B C D dec
0 0 0 0 0 0 1 1 1 1 1 1 0
1 0 0 0 1 1 0 1 1 0 0 0 0
2 0 0 1 0 2 1 1 0 1 1 0 1
3 0 0 1 1 3 1 1 1 1 0 0 1
4 0 1 0 0 4 0 1 1 0 0 1 1
5 0 1 0 1 X X X X X X X
6 0 1 1 0 X X X X X X X
7 0 1 1 1 X X X X X X X
8 1 0 0 0 X X X X X X X
9 1 0 0 1 X X X X X X X
10 1 0 1 0 X X X X X X X
11 1 0 1 1 5 1 0 1 1 0 1 1
12 1 1 0 0 6 1 0 1 1 1 1 1
13 1 1 0 1 7 1 1 1 0 0 0 0
14 1 1 1 0 8 1 1 1 1 1 1 1
15 1 1 1 1 9 1 1 1 1 0 1 1

Se puede ver en la tabla las 16 posiciones decimales (Pos. dec.) y los 10 símbolos decimales
codificados (Sim. dec.) y las siete salidas S a cada segmento en cada columna.
Para encontrar la forma simplificada de cada salida cargamos los datos de la tabla en un mapa de
Karnaugh y lo resolvemos. Tomemos como ejemplo la columna de salida S1 que corresponde al
segmento de arriba.
 MAPA DE KARNAUGH DE S1
CD \AB 00 01 11 10
1 0 1 X
00
0 4 12 8

0 X 1 X
01
1 5 13 9

1 X 1 1
11
3 7 15 11

1 X 1 X
10
2 6 14 10

∑ S1= A + C + (~B . ~D) 2 compuertas

π S1= (A + ~B) . (B + C + ~D) 3 compuertas

π S1= (A + ~B) . (~A + C + ~D) 3 compuertas

MAPA DE KARNAUGH DE S4
CD \AB 00 01 11 10
1 0 1 X
00
0 4 12 8

0 X 0 X
01
1 5 13 9

1 X 1 1
11
3 7 15 11

1 X 1 X
10
2 6 14 10

∑ S1= C + (A . ~D) + (~B . ~D) 3 compuertas

π S1= (A + ~B) . (C + ~D) 3 compuertas