Unidad III - Familias Logicas

Unidad IV: Familias Lógicas
IV. FAMILIAS LÓGICAS

I. INTRODUCCIÓN
Dado que las magnitudes físicas (corriente, voltaje, etc.) son continuas, pueden adoptar infinitos valores. La
estabilidad y exactitud de estas cantidades no es fácil de mantener. La tolerancia en la fabricación de los
componentes, variación de la T°, ruido térmico o blanco, ruido proveniente de otros circuitos, entre otros factores son
los causantes de estos problemas.
La lógica digital oculta estos problemas del mundo analógico al transformar un intervalo de infinitos valores en dos
sub-intervalos con un único representante: 0 y 1. Por lo general estos sub-intervalos no se solapan, con lo cual aparece
una región indefinida. Esta región es importante ya permite la detección de manera confiable de los estados 0 y 1.
DEFINICIONES
Familias lógicas: es una colección de diferentes chips con características similares (entradas, salidas, elementos
básicos, estructuras internas) que realizan diferentes funciones lógicas. Las más definidas son la TTL y la CMOS.
Niveles lógicos: son los valores de tensión que el dispositivo interpreta en sus entradas o establece en sus salidas,
como alto “ ” ( ℎ) o bajo “ ” ( ), en correspondencia con los “0’ ” y “1’ ”. (Ver Fig. 4.1).
Figura 4.1: Definición de los niveles lógicos.
Nivel lógico de entrada: es el intervalo de la tensión que admite en sus entradas y que interpretará correctamente ya
sea como bajo nivel – o como alto nivel – . En las que las dos primeras son las tensiones de
entrada máxima (M) y mínima (m) en el bajo nivel (“0” en lógica positiva) y las dos últimas, son las tensiones de
entrada máxima y mínima en el alto nivel (“1” en lógica positiva). El fabricante garantiza que cualquier valor de la
tensión de entrada dentro de esos intervalos será leído correctamente. Normalmente =0y = .
Nivel lógico de salida: es la máxima dispersión de la tensión, que tendrá cualquier dispositivo de la familia
considerada en sus salidas lógicas, si se cumplen las condiciones de entrada (tensiones dentro de los márgenes
indicados anteriormente) y la carga no supera al “Fan-out”. Se indica un intervalo dentro del cual el fabricante
Técnicas Digitales I - Departamento Electrotecnia - Área Técnicas Digitales 1

garantiza se ubicará la tensión de salida, para el bajo nivel – y otro para el alto nivel – .
Normalmente =0y = .
Figura 4.2: Corriente suministrada y consumida.
Márgenes de ruido (Noise Margin): para el alto nivel y para el bajo nivel, se definen respectivamente como las
diferencias entre los niveles lógicos de entrada y salida en esos niveles para el peor caso, o sea: = – y
= – .
Observación: Cuando la salida está en el nivel bajo, debe drenar a masa la corriente que establece la
carga en su bajo nivel de entrada (sumidero o sinking). La corriente en este caso se llama corriente
consumida (ver Fig. 4.2a) y por convección su sigo es positivo. En cambio, cuando la salida está en el
nivel alto, el dispositivo alimenta a la carga debiendo suministrarle la corriente (sourcing) que ésta
requiere para mantener en su entrada ese nivel (corriente suministrada, Fig. 4.2b).
Amplificador Buffer: regenera los valores de “débiles” a “fuertes”.
Velocidad: esta definida por tiempo que le toma a la salida de una compuerta por cambiar de estado. Tiene dos
componentes independientes: tiempo de transición y retardo de propagación.
Tiempo de transición: tiempo que tarda la salida de un circuito lógico en cambiar de un estado a otro.
Tiempo de ascenso o crecimiento (rise time – ).

Tiempo de descenso (fall time – ).
Esencialmente dependen de la resistencia del transistor “encendido” y la capacitancia de la carga (capacidades

parasitas). La Fig. 4.3 muestra los tiempos de ascensos reales en contraste con los ideales.

High
Transición ideal Transición ideal

Low bajo/alto alto/bajo
High
Low Transición real
Figura 4.3: Tiempos de transición.
Retardo de propagación: es el tiempo que transcurre entre la aplicación de un cambio en la entrada y la aparición del
cambio en la salida. Suelen tomarse los puntos correspondientes al 50 % del cambio para efectuar la medición. Estos
retardos están comprendidos entre los 2 y 50 , aunque en la familia ECL pueden llegar a 0,5 . En las nuevas
tecnologías del arseniuro de galio ( ) los retardos son del orden de las decenas de . En la figura 4.3 se muestra
el caso de un inversor.
Tiempo de propagación para un cambio en la salida de alto a bajo ( ).
Tiempo de propagación para un cambio en la salida de bajo a alto ( ).
La Fig. 4.4 muestra los tiempos de propagación en un inversor.
High
50%
Low
High
50%
Low
Figura 4.4: Retardos de propagación (puerta inversora)
Fan in (abanico de entrada): cantidad de entradas que tiene o soporta la compuerta sin degradar excesivamente su
salida. El factor limitante es la “resistencia adicional de encendido (en el orden de decenas de )” de los transistores
en serie. Valores típicos son 4 entradas para NOR y 6 en NAND.
Fan out (cargabilidad o abanico de salida): número máximo y tipo de entradas que pueden conectarse a la salida de
una compuerta y que el dispositivo puede excitar con seguridad. Dependerá de la corriente máxima que suministre la
compuerta y la corriente que consuma cada una de las entradas.
Disipación de potencia (estática): cuando la salida no cambia. En los dispositivos CMOS es muy baja.

Disipación de potencia (dinámica): es la que se considera en las transiciones de la salida. Aparecen “cortocircuitos”
parciales, dado que los MOSFET complementarios quedan ambos encendidos para valores intermedios de la entrada.
Factor de calidad o figura de mérito: se define como el producto del retardo de propagación por el consumo por
puerta y se expresa en (10 ) o en la actualidad en (10 ).
Ruido: generado por diferentes factores: campos magnéticos, perturbaciones en la fuente de alimentación,
conmutación de los propios circuitos.
II. IMPLEMENTACIÓN
Tres funciones básicas lógicas son necesarias para la construcción del cualquier circuito digital.
Figura 4.5: Funciones lógicas básicas. Tablas de verdad. [1] Figura 3.2.
La forma más simple de implementar puertas lógicas, consiste en interconectar de manera adecuada diodos y
resistencias. Así en la Fig. 4.6 puede comprobarse que la configuración a) constituye una puerta AND y la b) es una
puerta OR (lógica positiva). No obstante su simplicidad, este tipo de puertas se utiliza muy ocasionalmente, debido a
que por estar constituidas por elementos pasivos (sin amplificación), la señal se degrada muy rápidamente, pudiendo
originarse confusiones en la determinación de los niveles lógicos: el "0" tiende a confundirse con el "1" y viceversa.
Se han desarrollado entonces a partir de amplificadores compuestos por transistores bipolares y MOS, versiones
activas de los distintos tipos de puertas, que actualmente se ofrecen en el mercado como circuitos integrados.
A
B
S
A
B
S
a) Puerta AND. b) Puerta OR.
Figura 4.6: Puertas implementadas con diodos.
En la Fig. 4.7 se muestran las principales configuraciones que han sido y/o son ofrecidas en el mercado como
circuitos integrados digitales. Se han remarcado las familias TTL y CMOS que actualmente aparecen como las más

importantes por su volumen de ventas y que son las que desarrollaremos más extensamente en este capítulo. Cada
una de éstas ha originado subfamilias en virtud a sucesivas mejoras, incluyendo algunas que compatibilizan ambas
tecnologías bipolar y MOS.
FAMILIAS
LÓGICAS
BIPOLARES MOS
DCTL PMOS
RTL NMOS
RCTL CMOS
DTL
BIMOS
HTL
TTL
ECL
IIL
Figura 4.7: Evolución de las familias de circuitos integrados digitales
La tendencia principal ha sido y sigue siendo, disminuir el consumo de las TTL (inherentemente rápidas y de mayor
consumo) y aumentar la velocidad de las MOS (inherentemente lentas y de bajo consumo). La tecnología incursionó
2
además en otras familias como la IIL (I L), basada en transistores de colectores múltiples, que no parece haber
satisfecho las expectativas iniciales.
Se ha indicado además una familia BIMOS, bastante nueva, que combina ambas tecnologías, bipolar y MOS y cuyo
objetivo es explotar adecuadamente las mejores características de cada una, como son la elevada impedancia de
entrada de los dispositivos JFET o MOSFET y la linealidad y potencia de los circuitos de salida bipolares. Este concepto
se aplicó primeramente en el campo de los amplificadores operacionales con las designaciones comerciales BiFET

(National), BiMOS (RCA), QuadraFET (Fairchild). A esta familia pertenecen, por ejemplo, las series BCT y LVT de Texas
Instruments.
III. DE LAS PIONERAS A LAS ACTUALES
En las últimas décadas se propusieron varios esquemas activos para implementar las funciones lógicas
elementales. Inicialmente fueron construidos con componentes discretos y luego devinieron en los circuitos
integrados que utilizamos en la actualidad. Veremos una breve descripción de sus características.
DCTL: (Direct Coupled Transistor Logic) o lógica a transistor con acoplamiento directo. Es una configuración del tipo
que se muestra en la Fig. 4.8 y que corresponde a una puerta NOR de 3 entradas en lógica positiva. El resistor
conectado a la tensión positiva se llama resistor de izado o "pull-up" (cuando van conectados a masa se llaman de
"pull-down"). Es la familia activa más simple pero no se ha desarrollado en esta forma, sino en sus variantes IIL y RTL,
debido a un problema inherente a su fabricación y es que ligeras diferencias en las características de entrada de los
transistores dispuestos en su abanico de salida, se traducen en que toman corrientes de base muy distintas
(acaparamiento de corriente o "hogging") y en consecuencia puede ocurrir que algunos se saturen y otros no.
+VCC
A B C S
RL S 0 0 0 1
1 0 0 1 0
0 t
A 0 1 0 0
1 0 1 1 0
B
0 t 1 0 0 0
C
1 0 1 0
1 1 0 0
Figura 4.8: Familia lógica de transistores con acoplamiento directo (DCTL)
1 1 1 0
Agregando una resistencia en serie con cada base se obtiene la siguiente familia.
RTL: (Resistor Transistor Logic) o lógica a resistencia y transistor. Fue la primera familia que se fabricó como línea
estándar. La resistencia de base disminuye la carga sobre las etapas precedentes aumentando en consecuencia el
"fan-out" y siendo la corriente de base menos dependiente de las características del transistor, puede asegurarse la
saturación de todos aquellos conectados al mismo colector. No obstante la solución es de compromiso por cuanto la
capacidad de entrada debe cargarse y descargarse a través de esta resistencia que aumenta la constante de tiempo
del circuito, limitando en consecuencia la velocidad de conmutación.
En la versión básica con pull-up pasivo como en el caso anterior, se obtenían retardos de unos 50 ns y fan-outs de
4 ó 5. Esta familia apareció en dos versiones, según su potencia: la MRTL de potencia media y la LRTL de menor
potencia y velocidad. La tensión utilizada era de 3 V.

RCTL: (Resistor Capacitor Transistor Logic) o lógica RTL con capacitor. Agrega un capacitor en paralelo con la
resistencia de base (by-pass) con lo cual aumenta notablemente la velocidad de conmutación, manteniéndose las
características estáticas adecuadas de la anterior. Desde el punto de vista de la integración, no resultan convenientes
las resistencias ni los capacitores, por lo que éstos se construían como condensadores de unión que aparecían como
transistores en paralelo con la resistencia de base.
DTL: (Diode Transistor Logic) o lógica a diodos y transistores. Constituyó junto con la RTL una de las primeras en
fabricarse y fue la variante activa más simple de las compuertas a diodos de la Fig. 4.6. Se trataba de una puerta a
diodos acoplada mediante un diodo D a una etapa amplificadora inversora.
En el circuito de la Fig. 4.9 se ilustra una compuerta NAND de 3 entradas (lógica positiva). Cualquier entrada que
esté en "0" polariza su diodo en forma directa y el transistor se corta (salida alta, H o "1" lógico). Admitiendo que en
una juntura en conducción la caída es de unos 0,6 V, se observa que si la tensión en P es de 1,2 V o mayor D conduce
y el transistor se satura (salida baja, L o "0" lógico). Para esto debe verificarse que la tensión de las tres entradas debe
ser superior a 0,6 V. Agregando más diodos en serie con DS, se aumenta el nivel de tensión para el cual se satura el
transistor. Tiene gran impedancia de entrada por lo que son habituales "fan-outs" de 8. El tiempo de retardo es de
unos 25 ns.
VCC
RD
A RL
B DS Vo
C
P
Rb
Figura 4.9: Compuerta NAND en lógica DTL
El agregado de un transistor - de integración muy sencilla - en serie con el diodo D mejora sustancialmente el
"fan-out" (2 ó 3 veces) por cuanto permite usar mayor resistencia . Este transistor hace las veces de buffer o
amplificador separador.
HTL: (High Threshold Logic) o lógica de alto umbral, suele aparecer también con la denominación DTLZ (la lógica DTL
anterior con el agregado de un diodo Zener), por cuanto sustituye el diodo común D por un diodo Zener con una
tensión de ruptura de unos 8 V. Se requiere una fuente de alimentación de mayor tensión (unos 15 V) y 8,6 V para
saturar el transistor de salida. Resulta más lenta que la anterior, pero con mayor margen de ruido. La cargabilidad de
salida es de 10 a 12.
2
TTL: (Transistor Transistor Logic) o lógica de transistor y transistor, también llamada T L, constituye por mucho la
lógica bipolar de mayor permanencia en el mercado (desde 1964). Sustituye la lógica de diodos de entrada de la DTL,
por un transistor de emisores múltiples como se ilustra en la Fig. 4.10.

Este transistor multiemisor ocupa mucho menos superficie del chip que los diodos, por lo que disminuyen las
capacidades parásitas y aumenta notablemente la velocidad de conmutación y el fan-out. El diodo colector-base
sustituye al DS de la DTL. Generalmente se utiliza una salida con pull-up activo o disposición "totem-pole" en la que
conduce uno u otro transistor según corresponda una salida alta o baja. El diodo en serie con los transistores del
totem, asegura el corte del transistor Q3 cuando Q4 está saturado.
5V
A B S
1K6 130 Ω
L L H
4K Q3
L H H
A Q2
S H L H
B Q1
Q4
H H L
1K
Figura 4.10: Compuerta NAND en lógica TTL
Los niveles de tensión que reconocen las entradas TTL, suelen ser de 0 a 0,8 V para el nivel bajo "L" y de 2 a 5,5 V para
el alto "H". Estos niveles varían ligeramente para las distintas subfamilias.
El circuito opera de la siguiente manera: si las entradas A y B están abiertas (flotantes) o a potencial alto, el
transistor Q1 opera como un diodo (diodo BC) que alimenta la base de Q2 y lo lleva a saturación. En estas condiciones
Q3 se corta y Q4 se satura dando la salida de bajo nivel (L). Si alguna de las entradas se conecta a masa (bajo nivel), Q1
conduce (a saturación), Q2 se corta y en estas condiciones la tensión de la base de Q3 aumenta, este transistor se
satura y Q4 se corta con lo que la salida da la tensión del alto nivel (H).
SUBFAMILIAS TTL: El esquema mostrado en la Fig. 4.10 corresponde a la serie estándar que fue la primera en ser
implementada. Posteriormente surgieron subfamilias para distintos usos y que difieren entre sí en velocidad,
consumo, rango de temperatura de utilización, etc. La pionera (e inventora) fue Texas Instruments con sus series 54 y
74 las que seguramente han batido todos los records de ventas en cuanto a CI de conmutación. La serie 54 (militar o
especial) opera entre -55 y +125 ºC y la serie 74 (comercial) entre 0 y 70 ºC. Si a estos 2 dígitos les siguen otros, se
trata de la serie común o estándar, si a 54/74 le siguen letras, se refieren a subfamilias como se indica la tabla 4.1.
Así por ejemplo el SN 74S32 es un circuito integrado Texas TTL que contiene 4 puertas OR de 2 entradas,
pertenece a la subfamilia Schottky y es operable entre 0 y 70ºC.
En la tabla 4.2 se indican algunas características típicas de las principales subfamilias. Las 3 primeras casi no se
usan: están obsoletas.

Tabla 4.1
LETRA SUBFAMILIA
(sin) Serie estándar
H High power: alta potencia
L Low power: baja potencia
S Schottky
LS Low power Schottky: Schottky de baja potencia
AS Advanced Schottky: Schottky avanzada
ALS Advanced Low power Schottky: Schottky avanzada de baja potencia
F Fast logic: lógica rápida
HC High-speed CMOS: CMOS de alta velocidad
HCT HC TTL compatible
AC Advanced CMOS: corresponde a la HC mejorada
ACT AC TTL compatible
BCT BiCMOS Technology: tecnología BIMOS (Bipolar/CMOS)
ABT Advanced BCT: BCT avanzada
LV/LVC Low-Voltage: series de bajo voltaje (3,3 V o aún menores)
Tabla 4.2
CONSUMO POR
PROPAGACIÓN
FRECUENCIA
EN PUERTAS
SUBFAMILIA
TIEMPO DE
FACTOR DE
ESTÁNDAR
FAN-OUT
FAN-OUT
MÁXIMA
CALIDAD
PUERTA
ns mW MHz pJ
Estándar 10 10 25 10 10 100
H 6 22 50 10 12 132
L 33 1 3 10 2 33
S 3 19 95 10 12 57
LS 8 2 33 10 5 20
AS 2 8 125 30
ALS 4 1 34 4
F 3 72
HC 9 CC:0,003 76 0,1MHz: 1
HCT 12 10MHz: 6 59 10MHz:110
AC 4 CC:0,005 125 0,1MHz: 0,4
ACT 6,5 10MHz: 7 125 100MHz: 40
BCT
ABT
La subfamilia Schottky posee diodos de alta velocidad (diodos metal-semiconductor = diodos Schottky) entre base
y colector. Como se comento en la unidad anterior, estos diodos evitan que los transistores se saturen y disminuyen
de esta manera las cargas almacenadas y en consecuencia el tiempo de conmutación. Los diodos de entrada en la Fig.

4.11 evitan picos inversos originados en las capacidades e inductancias de los cables de conexión, lo cual podría
traducirse en salidas erróneas o corrientes de entrada excesivas.
Los transistores Q4/Q5 constituyen un par Darlington que cumple la misma función que el transistor de pull-up y el
diodo de la Fig. 4.10 pero con mucha mayor ganancia y consecuente mayor velocidad. Por su parte Q3 provee mejores
características de conmutación ya que permite evacuar más rápidamente las cargas de base de Q6, cuando Q2 pasa al
corte.
5V
60 A B S
900
Q4
2K8 Q5 L L H
3K5
L H H
A Q2
S
B Q1 H L H
Q6
250 H H L
500
Q3
Figura 4.11: Compuerta NAND en lógica TTL Schottky
ECL: (Emitter Coupled Logic) o lógica de emisores acoplados o de modo de corriente (CML = Current-Mode Logic). Es
un tipo de lógica no saturada, de muy alta velocidad y elevado consumo, de aplicación en sistemas grandes. Aparece
en 2 versiones la serie 10000 (10xxx) o 10K y la serie 100000 (100xxx) o 100 K (Motorola MECL II y MECL III) con
retardos de unos 4 ns y 1 ns respectivamente. Además de su elevado consumo, sus niveles lógicos no son
compatibles con las otras familias por lo que no es apetecible para los desarrollos habituales, reservándose su uso
para sistemas de comunicaciones y cómputo de muy alta velocidad.
5V
300 330 A B V01 V02
B Vo1
L L L H
Vo2
L H H L
A Q1 Q2 Q3
H L H L
VBB = 4V
H H H L
1k3
Figura 4.12: Compuerta OR/NOR en lógica ECL
El esquema mostrado en la Fig. 4.12 no corresponde a un circuito comercial ya que entre otros inconvenientes
presenta el siguiente: para que funcione adecuadamente las tensiones de entrada deben ser de 3,6 V o menores para
el bajo nivel y 4,4 V o mayores en el alto nivel, mientras que las de salida resultan de 4,2 y 5 V.
Funciona de la siguiente manera: si las entradas se mantienen por debajo de 3,6 V, no conducen ni Q1 ni Q2. En
estas condiciones, toda la corriente de los transistores (que es aproximadamente constante en todos los casos, de ahí

el nombre Modo de Corriente) circula por Q3. Las tensiones de salida son: V01 = 4,2 V y V02 = 5 V aproximadamente. Si
alguna de las entradas o ambas superan los 4,4 V, se "roban" toda la corriente y Q3 se corta. Las tensiones de salida
serán ahora: V01 = 5 V y V02 = 4,2 V aproximadamente. Nótese observando la tabla de salidas, que el esquema
mostrado corresponde a una puerta OR respecto a la salida V01 y NOR visto desde V02.
IV. FAMILIAS MOS
Los transistores de efecto de campo y puerta aislada de tecnología Metal Óxido Semiconductor (MOSFET) tienen
menor consumo, estructura más simple y requieren sólo un 15% de la superficie del chip que requieren los bipolares
(mayor nivel de integración).
Los MOS de canal P (PMOS) precedieron a los de canal N (NMOS), los que luego de sortear algunos inconvenientes
se impusieron a los primeros por ser inherentemente más rápidos (esto se explica como se verá en Electrónica, por el
hecho de que la movilidad de los electrones es 2 a 3 veces mayor que la de los huecos). No obstante seguían siendo
bastante más lentos que los bipolares.
Con el advenimiento de los CMOS (Complementary Simmetry MOS) o MOS de simetría complementaria se mejoró
notablemente la velocidad y se redujo drásticamente el consumo. En este sentido la pionera fue RCA que los designó
COS/MOS a fines de los 60 y lanzó al mercado su serie 4000 hoy totalmente superada por la permanente evolución de
la tecnología. Así se escalonaron en el tiempo la serie 4000A luego la siguieron la 4000 B y 4000 BU y desde comienzo
de los 80, la MOS de alta velocidad o HCMOS (High-speed CMOS). Esta serie posee velocidades comparables a la TTL
Schottky de baja potencia (LS) pero su consumo estático es del orden de un millonésimo del de aquella. En la
actualidad, los circuitos integrados como microprocesadores y memorias emplean esta tecnología. Los circuitos
HCMOS son compatibles en patillaje con las familias TTL y se designan de manera similar 54/74HCxxx (ver tabla 4.1).
Los niveles lógicos reconocibles por los CMOS son para el nivel bajo, hasta un 30% de la tensión de alimentación y
para el nivel alto a partir del 70% de la misma. Un circuito CMOS típico funciona con una alimentación de 5 volts. Para
la serie HC la alimentación puede estar entre 2 y 6 V y los intervalos se dividen en forma similar.
Transistor MOSFET
Se modela como una resistencia controlada por voltaje. Existen dos tipos de transistores, de canal n y de canal p.
La impedancia de la puerta es muy elevada (esta aislada eléctricamente como lo muestra el símbolo). El voltaje que se
le aplica crea un campo eléctrico que controla el flujo de portadores. Para el MOSFET tipo N, si = 0 la resistencia
del drenaje a la fuente ( ) es muy elevada (en el orden d M). Si se incrementa entonces disminuye hasta
llegar a un valor muy bajo (en el orden de los ). De manera inversa ocurre con el MOSFET tipo P.
Figura 4.13: Modelo del Transistor MOS Figura 4.14: Símbolo del Transistor MOS
Los esquemas básicos de puertas son similares para todas las familias CMOS. Así en la Fig. 4.15 se muestran tres
formas distintas de representar un inversor (en la última parece más evidente el comportamiento lógico, además de
ser más fácil de dibujar).
a) MOS de enriquecimiento. b) MOS de empobrecimiento. c) MOS lógico.
Figura 4.15: Inversor CMOS
Observación: la fecha apunta hacia el canal tipo N.
La Fig 4.16 es el diagrama de circuito y la tabla de función de una puerta NOR de 2 entradas mientras que la Fig. 4.17
muestra una puerta NAND de 2 entradas. Las compuertas AND y OR pueden obtenerse fácilmente incorporando un
inversor en sus salidas.
A B Q1 Q2 Q3 Q4 S
L L no si no si H
L H no si si no L
H L si no no si L
H H si no si no L
Figura 4.16: Puerta NOR CMOS
A B Q1 Q2 Q3 Q4 S
L L no si no si H
L H no si si no H
H L si no no si H
H H si no si no L
Figura 4.17: Puerta NAND CMOS

Cuando ya se creía que se habían conseguido todas las mejoras posibles en cuanto a dispositivos lógicos de
conmutación apareció, mediando los 80, la serie AC (Advanced CMOS logic) más rápida y de menor consumo aún que
la HC y con niveles de tensión de alimentación similares a ésta. Las series HCT y ACT son como las HC y AC,
respectivamente, pero TTL compatibles, esto es los niveles lógicos reconocibles son hasta 0,8 V para el nivel bajo y
desde 2 V para el alto.
V. MAS SOBRE TECNOLOGÍA CMOS
SALIDAS TRIESTADO CMOS
Muchas veces resulta conveniente en los circuitos, a fin de disminuir su complejidad y mejorar su “conexión”, el
compartir algunas líneas entre los distintos componentes. Nace así el concepto de línea de uso colectivo o BUS. Para
su adecuada utilización, sólo deben quedar conectados en un cierto instante, los componentes que lo estén utilizando
y desconectados los demás que lo comparten. Se usan con este fin los buffers triestado que proveen a su salida tres
niveles posibles: alto, bajo y de circuito abierto o estado de alta impedancia (Hi-Z o flotación). Para esto se dispone de
una entrada adicional de control para “habilitar la salida” que se utiliza para habilitar/deshabilitar el transistor PMOS
(pull-up) y el NMOS (pull-down).
Figura 4.18: Buffer tristate: circuito lógico equivalente, tabla de verdad y símbolo.
SALIDA DE DRENAJE ABIERTO
En estos dispositivos, el MOS hacia

queda sin conexión. Se necesita una
resistencia externa de arranque (external
pull-up resistor). En teoría el valor de la
resistencia tiene que ser muy pequeña. ¿Por
qué? Sin embargo esta resistencia tiene una
limitación en la práctica, la corriente máxima
que consumen las salidas de drenaje abierto.
¿Para qué se utilizan estos dispositivos
entonces? Figura 4.19: Compuerta CMOS con drenador abierto.

ENTRADAS QUE NO SE UTILIZAN
NO deben dejarse sin conexión o flotantes. En el caso de los dispositivos CMOS son muy susceptibles a los ruidos
puesto que tienen una alta impedancia. Pueden juntarse con alguna entrada que se esté empleando, o puede llevarse
a (resistor pull-up) o masa (resistor pull-down). Esto dependerá de la compuerta que se este utilizando.
Figura 4.20:
LAS DESGARCAS ELECTROESTÁTICAS
Como las entradas de los dispositivos CMOS son de alta impedancia, están expuestas a daños por descargas
electrostáticas. El dieléctrico que aísla la puerta del drenador y fuente se perfora y puede producirse un cortocircuito
entre la entrada y la salida del dispositivo.
En la actualidad, los dispositivos CMOS utilizan varias técnicas para reducir su sensibilidad a las descargas
electrostáticas. De todas formas, ningún dispositivo es inmune a ellas.
ESTADO ACTUAL DE LA TECNOLOGÍA Y TENDENCIAS
La industria está utilizando actualmente tensiones de alimentación más baja, debido fundamentalmente a dos
razones:
 La potencia disipada por un CMOS de capacitancia de disipación de energía que opera a una frecuencia es
por lo que disminuyendo la tensión de la fuente de alimentación , se reduce notablemente la
potencia.
 Al fabricarse los dispositivos cada vez más pequeños, las capas de óxido ya no aíslan adecuadamente los 5 V.
Por estas razones aparecieron como estándares JEDEC para tensiones de alimentación, los siguientes: 3,3  0,3 V;
2,5  0,2 V y 1,8  0,15 V. Se originaron así las familias de baja tensión LVTTL y LVCMOS de 3,3 V y CMOS de 2,5 V y 1,8
V, cuyos niveles lógicos se muestran en la Fig. 4.21.

Figura 4.21: Niveles lógicos de las familias TTL y CMOS.
ENTRADAS CON DISPARADOR SCHMITT
Las Figuras 4.22.a y 4.22.b muestran la transferencia entre la salida y entrada para un inversor CMOS. ¿Cuál es la
diferencia entre estos dispositivos? Mencione las ventajas y desventajas que Ud. considera.
a) b)
Figura 4.22. Funciones de transferencia CMOS.

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Unidad IV: Familias Lógicas

IV. FAMILIAS LÓGICAS

Figura 4.1: Definición de los niveles lógicos.

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Figura 4.2: Corriente suministrada y consumida.

Amplificador Buffer: regenera los valores de “débiles” a “fuertes”.

Tiempo de ascenso o crecimiento (rise time – ).

Esencialmente dependen de la resistencia del transistor “encendido” y la capacitancia de la carga (capacidades

Técnicas Digitales I - Departamento Electrotecnia - Área Técnicas Digitales 2

Transición ideal Transición ideal

Low Transición real

Figura 4.3: Tiempos de transición.

Tiempo de propagación para un cambio en la salida de alto a bajo ( ).

Tiempo de propagación para un cambio en la salida de bajo a alto ( ).

La Fig. 4.4 muestra los tiempos de propagación en un inversor.

Figura 4.4: Retardos de propagación (puerta inversora)

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Figura 4.6: Puertas implementadas con diodos.

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Figura 4.7: Evolución de las familias de circuitos integrados digitales

Técnicas Digitales I - Departamento Electrotecnia - Área Técnicas Digitales 5

III. DE LAS PIONERAS A LAS ACTUALES

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Figura 4.9: Compuerta NAND en lógica DTL

Técnicas Digitales I - Departamento Electrotecnia - Área Técnicas Digitales 7

Figura 4.10: Compuerta NAND en lógica TTL

Técnicas Digitales I - Departamento Electrotecnia - Área Técnicas Digitales 8

Técnicas Digitales I - Departamento Electrotecnia - Área Técnicas Digitales 9

Figura 4.11: Compuerta NAND en lógica TTL Schottky

Figura 4.12: Compuerta OR/NOR en lógica ECL

Técnicas Digitales I - Departamento Electrotecnia - Área Técnicas Digitales 10

IV. FAMILIAS MOS

a) MOS de enriquecimiento. b) MOS de empobrecimiento. c) MOS lógico.

Figura 4.15: Inversor CMOS

Observación: la fecha apunta hacia el canal tipo N.

Figura 4.16: Puerta NOR CMOS

Figura 4.17: Puerta NAND CMOS

Técnicas Digitales I - Departamento Electrotecnia - Área Técnicas Digitales 12

V. MAS SOBRE TECNOLOGÍA CMOS

SALIDAS TRIESTADO CMOS

SALIDA DE DRENAJE ABIERTO

En estos dispositivos, el MOS hacia

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LAS DESGARCAS ELECTROESTÁTICAS

ESTADO ACTUAL DE LA TECNOLOGÍA Y TENDENCIAS

Técnicas Digitales I - Departamento Electrotecnia - Área Técnicas Digitales 14

Figura 4.21: Niveles lógicos de las familias TTL y CMOS.

ENTRADAS CON DISPARADOR SCHMITT

Figura 4.22. Funciones de transferencia CMOS.

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