Enc28j60 en Es

ENC28J60
Hoja de Datos
Stand-Alone Ethernet Controller
con interfaz SPI
v 2008 Microchip Technology Inc. Preliminar DS39662C
Tenga en cuenta los siguientes detalles de la funcin de proteccin de cdigo en los dispositivos de
Microchip:

Productos Microchip cumplir con las especificaciones contenidas en su particular hoja de datos de Microchip.
Microchip cree que su familia de productos es una de las familias ms seguro de su clase en el mercado hoy en da, cuando se utiliza en la
destinado forma y en condiciones normales.
Hay mtodos ilegales deshonestos y, posiblemente, para abrir brechas en la funcin de proteccin de cdigo. Todos estos mtodos, a nuestro
conocimiento, requiere el uso de los productos de Microchip de una manera fuera de las especificaciones de operacin que figura en los datos de
Microchip
Hojas. Lo ms probable es la persona que lo est involucrado en el robo de propiedad intelectual.
Microchip est dispuesto a trabajar con el cliente que est preocupado por la integridad de su cdigo.
Ni Microchip ni ningn otro fabricante de semiconductores puede garantizar la seguridad de su cdigo. Cdigo de confirmacin no
significa que estamos garantizando el producto como "irrompibles".

Cdigo de confirmacin est en constante evolucin. Nosotros en Microchip se compromete a la mejora continua de las funciones de proteccin de nuestro
cdigo
los productos. Los intentos de romper caracterstica de Microchip cdigo de proteccin puede ser una violacin de la Digital Millennium Copyright Act. Si tales
actos
permitir el acceso no autorizado a su software o en el trabajo con derechos, usted puede tener derecho a demandar para el alivio bajo esta ley.
La informacin contenida en este dispositivo con respecto a la publicacin
aplicaciones y similares slo se proporciona para su conveniencia
y pueden ser reemplazadas por las actualizaciones. Es su responsabilidad
asegurarse de que su solicitud cumple con sus especificaciones.
MICROCHIP SE HACE RESPONSABLE NI
GARANTA DE NINGN TIPO, YA SEA EXPRESA O
IMPLCITAS, ORALES O ESCRITAS, LEGAL O
DE OTRA MANERA, EN RELACIN CON LA INFORMACIN,
INCLUYENDO PERO NO LIMITADO A LAS CONDICIONES,
CALIDAD, RENDIMIENTO, COMERCIALIZACIN O
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derivados de esta informacin y su uso. El uso de Microchip
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trajes, o los gastos derivados de dicho uso. No hay licencias
transmite, implcita o explcitamente, en ningn Microchip
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U.S.A. y otros pases.
FilterLab, termistor lineal activo, MXDEV, MXLAB,
SEEVAL, SmartSensor y las soluciones de control integrado
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Incorporado en el U.S.A.
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Programacin, ICSP, ICEPIC, Mindi, MiWi, MPASM, MPLAB
Logotipo certificado, MPLIB, MPLINK, mTouch, PICkit, PICDEM,
PICDEM.net, PICtail, PIC32 logo, PowerCal, PowerInfo,
PowerMate, PowerTool, REAL ICE, rfLAB, seleccin de modo, Total
La resistencia, la UNI / O, y WiperLock ZENA son marcas comerciales de
Microchip Technology Incorporated en EE.UU. y en otros
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en el U.S.A.
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respectivas compaas.
2008, Microchip Technology Incorporated, Impreso en el
U.S.A. Todos los derechos reservados.
Impreso en papel reciclado.
Microchip recibido ISO/TS-16949: 2002 la certificacin de su mundo
la sede, el diseo y las instalaciones de fabricacin de obleas de Chandler y
Tempe, Arizona, Gresham, Oregon y centros de diseo en California
y la India. De la Compaa de procesos de calidad y procedimientos del sistema
son por su MCUs PIC y dsPIC DSC, KEELOQ cdigo salto
dispositivos EEPROM serie, microperipherals, la memoria no voltil y
los productos analgicos. Adems, Microchip sistema de calidad para el diseo
y fabricacin de sistemas de desarrollo de la certificacin ISO 9001:2000.
DS39662C pgina ii Preliminar v 2008 Microchip Technology Inc.
ENC28J60
Stand-Alone Ethernet Controller Interface con SPI
Ethernet Controller Funciones

IEEE 802.3 Ethernet Controller compatibles
Totalmente compatible con redes 10/100/1000 Base-T
MAC y PHY integrados 10Base-T
Soporta un puerto 10BASE-T con automtico
Deteccin y correccin de la polaridad
Soporta los modos dplex completo y medio-
Retransmisin automtica programable en colisin
Relleno programable y generacin de CRC
Rechazo automtico programable de errneas
Paquetes
Interfaz SPI con velocidades de reloj hasta 20 MHz
Operacional
Seis fuentes de interrupcin y un pin de salida de interrupcin
25 MHz Reloj de entrada Requisito
Reloj Pin de salida programable con Prescaler
Voltaje de operacin de 3.1V a 3.6V (3.3V tpico)
5V tolerante a las entradas
Rango de temperatura: -40 C a +85 C Industrial,
0 C a +70 C Comercial (POES solamente)
28-Pin SPDIP, SSOP, SOIC, paquetes de QFN

Tipos de paquetes
28-Pin SPDIP, SSOP, SOIC
VCAP
VSS
CLKOUT
INT
Carolina del Norte *
SO
SI
SCK
CS
REINICIAR
VSSRX
TPIN-
TPIN +
RBIAS
1
2
3
4
5
6
7
8
9
10
11
12
13
14
28
27
26
25
24
23
22
21
20
19
18
17
16
15
VDD
ADEL
LEDB
VDDOSC
OSC2
OSC1
VSSOSC
VSSPLL
VDDPLL
VDDRX
VSSTX
TPOUT +
TPOUT-
VDDTX
Buffer

8-Kbyte de transmisin / recepcin de paquetes de doble puerto
de SRAM
Configurable de transmisin / recepcin Tamao del bfer
Hardware administrado Circular Recibe FIFO
Byte-ancha de acceso aleatorio y secuencial con
Auto-Incremento
Interno DMA para el traspaso de datos rpida
Hardware de clculo de suma de comprobacin asistida para
Diversos protocolos de red
ENC28J60
Compatible con multidifusin Unicast y Broadcast
Paquetes
Programable Recibir el filtrado de paquetes y servicio de
despertador
Host en lgicas AND y OR de los siguientes:
- Direccin de destino unicast
- Direccin de multidifusin
- Direccin de difusin
- Magic Packet
- Grupo de direcciones de destino segn la definicin de
64-bit tabla hash
- Coincidencia de patrones programables de hasta
64 bytes en el definido por el usuario de compensacin
28-pin SOIC
INTCLKOUTVSSVCAPVDDLEDAL
EDB
28 27 26 25 24 23 22
Controlador de acceso medio (MAC)
Caractersticas
Carolina del Norte *
SO
SI
SCK
CS
REINICIAR
VSSRX
1
2
3
4
5
6
7
ENC28J60
21
20
19
18
17
16
15
VDDOSC
OSC2
OSC1
VSSOSC
VSSPLL
VDDPLL
VDDRX
8 9 10 11 12 13 14
La capa fsica (PHY) Caractersticas
TPIN-TPIN +
RBIASVDDTX Loopback modo
Dos salidas programables LED de LINK, TX,
RX, Colisin y estado de Full / Half Duplex-
* Pin reservados, siempre deja desconectado.
v 2008 Microchip Technology Inc. Preliminar
TPOUT-TPOUT +
VSSTX
DS39662C-pgina 1
ENC28J60
Tabla de contenidos
1.0 Descripcin general 3
2.0 Conexiones externas 5
3.0 Organizacin de la memoria 11
4.0 Serial Peripheral Interface 25
5.0 Informacin general sobre Ethernet 31
6.0 33
7.0 Transmisin y recepcin de paquetes 39
8.0 Recibe 47
9.0 Configuracin del modo dplex y 53
10.0 Control de Flujo 55
11.0 Restablecer 59
12.0 Interrupciones 63
13.0 Direct Memory Access Controller 71
14.0 Power-Down 73
15.0 Built-in Self-Test Controller 75
16.0 Caractersticas elctricas 79
17.0 Embalaje 83
Apndice A: Revisin 89
El sitio web de Microchip 91
Cambiar al cliente Servicio de notificacin 91
Atencin al cliente 91
Diga usted 92
ndice 93
Identificacin del Producto 95
VALOR A NUESTROS CLIENTES
Nuestra intencin es proporcionar a nuestros valiosos clientes con la mejor documentacin posible para asegurar el uso exitoso de su Microchip
los productos. Con este fin, vamos a seguir para mejorar nuestras publicaciones para satisfacer mejor sus necesidades. Nuestras publicaciones se
perfeccionarn y
mayor medida que los volmenes nuevos y las actualizaciones se introducen.
Si usted tiene alguna pregunta o comentario acerca de esta publicacin, pngase en contacto con el Departamento de Comunicaciones de Marketing a
travs de
E-mail a docerrors@microchip.com o por fax al Lector medio de respuesta en el reverso de esta hoja de datos (480) 792-4150. Nosotros
Agradecemos sus comentarios.
La mayora actual Hoja de Datos
Para obtener la versin ms actualizada de esta hoja de datos, por favor regstrese en nuestra pgina Web en:
http://www.microchip.com
Puede determinar la versin de una hoja de datos mediante el examen de su nmero de la literatura se encuentra en la parte inferior fuera de la esquina
de cada pgina.
El ltimo carcter del nmero de la literatura es el nmero de versin (por ejemplo, DS30000A es la versin A del documento DS30000).
Fe de erratas
Una fe de erratas, que describe las pequeas diferencias de funcionamiento de la hoja de datos y soluciones recomendadas, pueden existir para la actual
dispositivos. Como dispositivo y / o documentacin temas sean conocidos por nosotros, vamos a publicar una fe de erratas. La fe de erratas se
especifique la revisin
de silicio y la revisin del documento al que se aplica.
Para determinar si existe una fe de erratas para un dispositivo concreto, pngase en contacto con uno de los siguientes:
Microchip sitio Web de todo el mundo; http://www.microchip.com
El local de la oficina de ventas de Microchip (ver ltima pgina)
Al comunicarse con una oficina de ventas, por favor especificar qu dispositivo, revisin de silicio y la hoja de datos (incluye el nmero de la literatura)
que se
utilizando.
Sistema de Notificacin de los clientes
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DS39662C-pgina 2 Preliminar v 2008 Microchip Technology Inc.
ENC28J60
1.0 RESUMEN
El ENC28J60 es un controlador independiente Ethernet
con un estndar de la industria Serial Peripheral Interface
(SPI). Est diseado para servir como una red Ethernet
interfaz para cualquier controlador equipado con SPI.
El ENC28J60 cumple con todas las especificaciones IEEE 802.3-
ciones. Incorpora una serie de filtrado de paquetes
esquemas para limitar los paquetes entrantes. Tambin proporciona
una
DMA interno del mdulo de rendimiento de datos rpido y duro
software de clculo de control asistido, que se utiliza en
varios protocolos de red. La comunicacin con el
controlador de host se implementa a travs de un pin de interrupcin
y
el SPI, con velocidades de reloj de hasta 20 MHz. Dos
pines dedicados se utilizan para el LED de enlace y red
indicacin de la actividad.
Un diagrama de bloques simple del ENC28J60 se muestra en la
Figura 1-1. Un circuito tpico de aplicacin utilizando el dispositivo
se muestra en la Figura 1.2. Con el ENC28J60, dos pulsos
transformadores y componentes pasivos son todo lo que
son necesarias para conectar un microcontrolador a una red
Ethernet
de la red.
El ENC28J60 consta de siete grandes funcionales
bloques:
1. Una interfaz SPI, que sirve como un comunica-
cin del canal entre la controladora de host y la
ENC28J60.
Registros de control que se utilizan para controlar y
monitorear el ENC28J60.
Un puerto de doble bfer de RAM para recibir y
transmite los paquetes de datos.
Un rbitro para controlar el acceso a la RAM
bfer cuando se realizan peticiones de DMA,
transmisin y recepcin de los bloques.
La interfaz de bus que interpreta los datos y
los comandos recibidos a travs de la interfaz SPI.
El MAC (Medium Access Control) del mdulo que
implementa la lgica compatible con IEEE 802.3 MAC.
La PHY (capa fsica) del mdulo que codifica
y decodifica los datos analgicos que est presente en
de par trenzado de la interfaz.
2.
3.
4.
5.
6.
7.
El dispositivo tambin contiene otros bloques de apoyo, como
el oscilador, en un chip regulador de voltaje, los traductores de nivel
para proporcionar 5V tolerante E / S y la lgica del sistema de
control.
FIGURA 1-1: ENC28J60 DIAGRAMA DE BLOQUES
Buffer
8 Kbytes
RAM de doble puerto
RX
MAC
RXBM
TPOUT +
RXF (filtro)
CH0
MII
Interfaz
TX
TPOUT-
ADEL
LEDB
CLKOUT
Control
Registros
rbitro
ch1
CH0
DMA y
Checksum
TX
PHY
TPIN +
TPIN-
ch1
TXBM
INT
Interfaz del bus
Control de Flujo
Interfaz con el host
CS(1)
SI(1)
SO
SCK(1)
SPI
Sistema de Control
De encendido
Reajustar
Voltaje
Regulador
25 MHz
Oscilador
MIIM
Interfaz
RX
RBIAS
OSC1
OSC2
REINICIAR(1)
Nota 1: Estos pines son tolerantes 5V.
VCAP
v 2008 Microchip Technology Inc. Preliminar DS39662C-pgina 3
ENC28J60
FIGURA 1-2:
MCU
E / S
SDO
IDE
SCK
CS
SI
SO
SCK
TX / RX
Buffer
MAC PHY
ADEL
LEDB
TPICO ENC28J60 Interfaz basada en
ENC28J60
TPIN + / -
TPOUT + / -
ETHERNET
TRANSFORMADOR
RJ45
INTX
INT
TABLA 1-1:
Pin Nombre
VCAP
Disposicin de las patillas de E / S
DESCRIPCIONES
Nmero de PIN
Alfiler
Tipo
P
Buffer
Tipo
-
Descripcin
2.5V de salida del regulador interno. Una baja resistencia serie equivalente (ESR)
condensador, con un valor tpico de 10 mF y un valor mnimo de 1 mF a
suelo, debe ser colocado en este pin.
Tierra de referencia.
Reloj programable pin de salida.(1)
Pin INT salida de interrupcin.(2)
Funcin reservada, siempre dejan sin conectar.
Los datos de PIN para interfaz SPI.(2)
Datos en el pin de interfaz SPI.(3)
Reloj en el pin de interfaz SPI.(3)
Chip de pines de seleccin de entrada para la interfaz
SPI.(3,4)
Baja activa dispositivo de entrada de reset.(3,4)
Suelo de referencia para PHY RX.
Diferencial de la seal de entrada.
Diferencial de la seal de entrada.
Corriente de polarizacin pin de PHY. Debe ser conectado a tierra mediante una resistencia
(ver
Seccin 2.4 "de induccin magntica, terminacin y otros componentes externos"
para ms detalles).
Positiva de la oferta de PHY TX.
Diferencial de la seal de salida.
Diferencial de la seal de salida.
Suelo de referencia para PHY TX.
Positivo de alimentacin de 3.3V para PHY RX.
Positivo de alimentacin de 3.3V para PHY PLL.
Suelo de referencia para PHY PLL.
Tierra de referencia para el oscilador.
Oscilador de entrada.
Oscilador de salida.
Positivo de alimentacin de 3.3V para el
oscilador.
LEDB pin del conductor.(5)
ADEL pin del conductor.(5)
Suministro de 3,3 positivo.
SPDIP,
SOIC, SSOP
1
QFN
25
VSS
CLKOUT
INT
Carolina del
Norte
SO
SI
SCK
CS
REINICIAR
VSSRX
TPIN-
TPIN +
RBIAS
2
3
4
5
6
7
8
9
10
11
12
13
14
26
27
28
1
2
3
4
5
6
7
8
9
10
P
O
O
O
O
Yo
Yo
Yo
Yo
P
Yo
Yo
Yo
-
-
-
-
-
ST
ST
ST
ST
-
ANA
ANA
ANA
VDDTX
TPOUT-
TPOUT +
VSSTX
VDDRX
VDDPLL
VSSPLL
VSSOSC
OSC1
OSC2
VDDOSC
LEDB
ADEL
VDD
Leyenda:
Nota 1:
2:
3:
4:
5:
15
16
17
18
19
20
21
22
23
24
25
26
27
28
11
12
13
14
15
16
17
18
19
20
21
22
23
24
P
O
O
P
P
P
P
P
Yo
O
P
O
O
P
-
-
-
-
-
-
-
-
ANA
-
-
-
-
-
I = Entrada, Salida de S, P = Potencia, ANA = Entrada de seal analgica, ST = Schmitt Trigger
Pines tienen una capacidad mxima de corriente de 8 mA.
Pines tienen una capacidad mxima de corriente de 4 mA.
Los clavos se toleran 5V.
Pines tienen una debilidad interna de pull-up a VDD.
Pines tienen una capacidad mxima actual de 12 mA.
ENC28J60
2.0
2.1
CONEXIONES EXTERNAS
Oscilador
2.2 Oscillator Start-up Timer
El ENC28J60 est diseado para funcionar a 25 MHz con
un cristal conectado a la OSC1 y OSC2 pins. La
Diseo ENC28J60 requiere el uso de un corte paralelo
cristal. El uso de un cristal tallado serie puede dar una frecuencia de
fuera de las especificaciones del fabricante de cristal. Un tpico
circuito oscilador se muestra en la Figura 2.1.
El ENC28J60 tambin puede ser impulsado por un reloj externo
fuente conectada al pin OSC1 como se muestra en
Figura 2-2.
El ENC28J60 contiene un oscilador de puesta en marcha del
temporizador
(OST) para asegurar que el oscilador y PHY integrados
se han estabilizado antes de su uso. La OST no caduca
hasta 7500 OSC1 ciclos de reloj (300 o ) despus de pasar
Power-on Reset o despertar de modo Power-Down
ocurre. Durante el retraso, todos los registros y Ethernet
memoria intermedia todava se puede leer y escribir a travs de
el bus SPI. Sin embargo, el software no debe tratar de
transmitir todos los paquetes (conjunto ECON1.TXRTS), permiten
recepcin de los paquetes (conjunto ECON1.RXEN) o acceder a
cualquier
MAC, o MII PHY registra durante este perodo.
Cuando el OST expira, el poco CLKRDY en el ESTAT
registro se establecer. El software de aplicacin debe encuesta
esta tan necesaria para determinar cuando el dispositivo normal de
pueda comenzar a operar.
Nota: Despus de un Power-on Reset, o el ENC28J60
se elimina de modo Power-Down, la
Poco CLKRDY deben ser consultados antes de
la transmisin de paquetes, lo que permite paquetes
recepcin o acceder a cualquier MAC, o MII
PHY registros.
FIGURA 2-1: Oscilador de cristal
FUNCIONAMIENTO
ENC28J60
OSC1
C1
XTAL
RF(2)
C2
Nota 1:
2:
RS(1)
OSC2
A la lgica interna
Una resistencia en serie, RS, puede ser necesaria para AT
tira de cristales tallados.
La resistencia de retroalimentacin, RF, es por lo general en
el
rango de 2 a 10 M.
FIGURA 2-2: Reloj externo
FUENTE (1)
ENC28J60
Reloj de 3,3 V
Sistema externo
OSC1
Abierto(2)
Nota 1:
2:
OSC2
Restricciones del ciclo de trabajo deben ser respetados.
Una resistencia a tierra se pueden utilizar para reducir la
ruido del sistema. Esto puede aumentar el sistema
actual.
ENC28J60
2.3 CLKOUT Pin
El reloj de pin se proporciona a los diseadores de sistemas de
su uso como el reloj del controlador de host o como fuente de reloj
para
otros dispositivos en el sistema. El CLKOUT tiene un
prescaler interna que puede dividir la produccin en 1, 2,
3, 4 u 8. La funcin CLKOUT est habilitado y el
prescaler se selecciona a travs del registro ECOCON
(Regstrate 2-1).
Para crear una seal de reloj limpio, el pin CLKOUT se lleva a cabo
bajo para un perodo en el poder por primera vez. Despus de la
Energa en los extremos de reinicio, el OST comenzar a contar.
Cuando el OST expira, el pin CLKOUT comenzar fuera
poniendo su frecuencia por defecto de 6,25 MHz (reloj principal
dividido por 4). En cualquier momento que el futuro es ENC28J60
reinicio por software o el pin de reset, el CLKOUT fun-
cin no se ver alterado (ECOCON no va a cambiar
valor). Adems, Power-Down modo puede ser
entr y la funcin CLKOUT continuar
operar. Cuando el modo Power-Down es cancelado, el
OST se restablece pero la funcin CLKOUT
continuar. Cuando la funcin est desactivada CLKOUT
(ECOCON = 0), el pasador CLKOUT es conducido bajo.
La funcin CLKOUT est diseado para asegurar que los mini-
los tiempos mnimos se conservan cuando el pasador CLKOUT
funcin est activada, con discapacidad o el valor del prescaler
cambiado. No hay pulsos de alta o baja dar salida a la que
exceder la frecuencia especificada por el ECOCON
de configuracin. Sin embargo, al cambiar las frecuencias, una
demora entre dos y ocho OSC1 perodos reloj
se producen cuando no hay pulsos de reloj se produce (ver
Figura 2-3). Durante este perodo, se llevar a cabo CLKOUT
baja.
FIGURA 2-3: CLKOUT TRANSICIN
ECOCON
Cambiado
80 ns a 320 ns de retardo
REGISTRO 2.1:
U-0
-
bit 7
Leyenda:
R = poco legible
-N = Valor en POR
bit 7-3
bit 2-0
ECOCON: RELOJ DE SALIDA REGISTRO DE CONTROL
U-0
-
U-0
-
U-0
-
U-0
-
R/W-1
COCON2
R/W-0
COCON1
R/W-0
COCON0
bit 0
W = bit de escritura de
'1 'Bit = se establece
U = no se han aplicado poco, lee como '0 '
'0 '= Bit se borra x Bit = se desconoce
No se han aplicado: Lea como '0 '
COCON2: COCON0: Los bits de salida del reloj de configuracin
11x = Reservado para pruebas de fbrica. No utilice. La prevencin del fallo no est
asegurado.
101 CLKOUT = salidas de reloj principal dividido por 8 (3,125 MHz)
100 CLKOUT = salidas de reloj principal dividido en 4 (6,25 MHz)
011 CLKOUT = salidas de reloj principal, dividido por 3 (8.333333 MHz)
010 CLKOUT = salidas de reloj principal dividido por 2 (12.5 MHz)
001 CLKOUT = salidas de reloj principal, dividido por 1 (25 MHz)
000 CLKOUT = est desactivado. El pin es conducido bajo.
ENC28J60
2.4 Magnetismo, terminacin y Otros
Los componentes externos
A modo comn ahogarse en la interfaz TPOUT, puesto
entre los pines TPOUT y el transformador de Ethernet
(No mostrado), no es recomendable. Si un modo comn
estrangulamiento se utiliza para reducir las emisiones de EMI, debe
ser
colocado entre el transformador de Ethernet y los pines 1 y
2 del conector RJ-45. Muchos transformadores Ethernet
Los mdulos incluyen de modo comn ahoga dentro de la misma
dispositivo de paquete. Los transformadores deben tener por lo
menos
el grado de aislamiento especificado en la Tabla 16-5 para proteger
contra las tensiones estticas y cumplir con IEEE 802.3 aislamiento
requisitos (vase Seccin 16.0 "Electrical caracteres-
ticas " para los requisitos especficos del transformador). Ambos
las interfaces de transmisin y recepcin, adems, requieren de dos
resistencias y un condensador de finalizar adecuadamente el
lnea de transmisin, lo que minimiza las reflexiones de seal.
Todos los pines de alimentacin debe ser conectado externamente a
la misma fuente de alimentacin. Del mismo modo, toda la tierra se
refieren-
cias debe ser conectado externamente a la misma
suelo nodo. Cada par de pines VDD y VSS deben tener
un 0,1 u condensador de derivacin de cermica (no se muestra
en el
esquemtica) colocado tan cerca de los pines como sea posible.
Ya que las corrientes relativamente altas son necesarias para operar
la interfaz de par trenzado, todos los cables deben ser lo ms
ms corto posible. Anchos de alambre debe ser razonable
utilizado en los cables de alimentacin para reducir la prdida de
resistencia. Si el
datos diferenciales lneas no pueden ser breves, deben
ser enviado, de tal manera que tienen una caracterstica 100
impedancia.
Para completar la interfaz Ethernet, el ENC28J60
requiere de varios componentes estndar que se instalen
externamente. Estos componentes deben conectarse como
muestra en la Figura 2.4.
Los circuitos internos analgica en el mdulo PHY requiere
que un externo 2,32 kW, 1% se adjuntar a
RBIAS a tierra. La resistencia de las influencias de la TPOUT + / -
amplitud de la seal. La resistencia se debe colocar lo ms cerca
como sea posible con el chip sin adyacente
las huellas de la seal para evitar el ruido de acoplamiento
capacitivo en
el pasador y que afectan el comportamiento de transmisin. Es
recomienda que la resistencia de un tipo de montaje en superficie.
Algunos de lgica digital del dispositivo funciona a una potencia
nominal
2.5V. Un regulador de voltaje en el chip se incorpora a
generar esta tensin. El nico componente externo
se requiere un condensador de filtro externo, conectado desde
VCAP a tierra. El condensador debe tener equiva-baja
prestaron resistencia en serie (ESR), con un valor tpico de
10 u , y un valor mnimo de 1 u . La interna
regulador no est diseado para manejar cargas externas.
En la TPIN + / TPIN y TPOUT + / TPOUT-pins,
01:01 centro de grabado transformadores de pulso, clasificado para
Ethernet
operaciones, se requieren. Cuando el mdulo Ethernet
corriente activa, es continuamente hundido a travs de ambos
Pines TPOUT. Cuando la PHY es transmitiendo de forma activa, una
tensin diferencial se crea en el cable Ethernet
la variacin de la relacin actual hundido por TPOUT + en
comparacin
a TPOUT.
FIGURA 2-4:
MCU
E / S
SCK
SDO
IDE
ETHERNET ENC28J60 TERMINACIN Y CONEXIONES EXTERNAS
ENC28J60
TPOUT +
CS
SCK
SI
SO
49.9, el 1%
49.9, el 1%
TPOUT-
TPIN +
49.9, el 1%
0.1 u
01:01 CT
3,3
1
Ferrita
Cuenta(1,3)
0.1 u(3)
01:01 CT
RJ-45
1
2
3
4
5
Nivel
Cambio
Lgica(2)
INT0 INT
49.9, el 1%
TPIN-
RBIAS
VCAP ADEL LEDB
6
7
8
10 u
2,32 kW, 1% 75
(3)
75
(3)
75
(3)
75
(3)
1 nF, 2 kV(3)
Nota 1:
2:
3:
Ferrita debe ser evaluado por lo menos 80 mA.
Se requiere solamente si el microcontrolador est funcionando a 5V. Ver Seccin 2.5 "I / O los niveles" para ms informacin.
Estos componentes se instalan con fines de reduccin de EMI.
ENC28J60
2.5 E / S de los niveles
de
2.6 Configuracin de LED
El ENC28J60 es una parte de 3,3 V, sin embargo, se
diseado para integrarse fcilmente en los sistemas de 5V. La
SPI CS, SCK y entradas SI, as como el pin de reset,
son tolerantes 5V. Por otro lado, si el host
controlador funciona a 5V, es muy probable que no sea
dentro de las especificaciones cuando su SPI y las entradas de
interrupcin
son impulsados por el 3,3 salidas CMOS en la
ENC28J60. Un traductor nivel unidireccional se
es necesario.
Un sistema econmico 74HCT08 (quad y puerta), 74ACT125
(Cuatro de 3 estados de buffer) o muchos otros chips CMOS 5V
con TTL buffers de entrada de nivel puede ser usado para
proporcionar el
nivel necesario cambiar. El uso de 3-buffers
permite una fcil integracin en sistemas que comparten la
SPI bus con otros dispositivos. Figura 2-5 y Figura 2-6
mostrar ejemplo, regmenes de traduccin.
Los pasadores de ADEL y LEDB el apoyo automtico de polaridad
deteccin de Reset. Los LEDs pueden ser conectados,
que el pasador que la fuente de corriente para encender el LED, o
alternativamente conectadas de tal manera que el pasador debe
hundirse act-
alquiler para encender el LED. Al reiniciar el sistema, la
ENC28J60 detecta cmo el LED est conectado y
comenzar a conducir el LED de estado por defecto configurado por
la PHLCON registro. Si la polaridad del LED se cambia
mientras que el ENC28J60 est en funcionamiento, la polaridad de
nuevo
no se detecta hasta que el restablecimiento del sistema se produzca
la prxima. LEDB es nico en que la conexin de los LED es
lee automticamente en el reinicio y determina la forma de
inicializar el poco PHCON1.PDPXMD. Si las fuentes de pin
actual para iluminar el LED, el bit se restablece en
Restablecer los valores predeterminados y PHY para semidplex. Si
el pasador de los sumideros de corriente para iluminar el LED, el bit
se establece
en Restablecer los valores predeterminados y PHY para full-duplex.
La Figura 2-7 muestra las dos opciones disponibles. Si no hay
ningn LED
est conectado a la clavija LEDB, el bit PDPXMD se restablecer
a un valor indeterminado.
FIGURA 2-5: Cambio de nivel USO
Y GATES
ENC28J60
MCU
E / S
SCK
SO
FIGURA 2-7:
CS
SCK
SI
LEDB polaridad y
REAJUSTE DE CONFIGURACIN
OPCIONES
3,3 V Full-Duplex Operacin:
PDPXMD = 1
SI
OSC1
INT0
SO
CLKOUT
INT
LEDB
Half-Duplex Operacin:
PDPXMD = 0
FIGURA 2-6: Cambio de nivel USO
3-buffers
ENC28J60
LEDB
MCU
E / S
SCK
SO
SI
OSC1
INT0
CS
SCK
SI
SO
CLKOUT
INT
Los LED tambin se puede configurar por separado para controlar
su funcionamiento polaridad (encendido o apagado cuando est
activo), la tasa de parpadeo
y abrir y cerrar intervalo de estiramiento. Las opciones son
controladas por
la LACFG3: LACFG0 y LBCFG3: LBCFG0 bits.
Los valores tpicos para abrir y cerrar tramo se enumeran en la tabla
2-1.
TABLA 2-1: BLINK LED STRETCH
LONGITUD
Estirar tpica (ms)
40
70
140
Tramo de longitud
TNSTRCH (normal)
TMSTRCH (medio)
TLSTRCH (largo)
ENC28J60
REGISTRO 2.2:
R/W-0
r
de 15 bits
R/W-0
LBCFG3
bit 7
Leyenda:
R = poco legible
-N = Valor en POR
bits 15-14
bits 13-12
11/08 bits
R/W-0
LBCFG2
R/W-1
LBCFG1
R/W-0
LBCFG0
R/W-0
LFRQ1
R/W-0
LFRQ0
R/W-1
STRCH
r
PHLCON: PHY MDULO LED REGISTRO DE CONTROL
R/W-0 R/W-1
r
R/W-1
r
R/W-0
LACFG3
R/W-1
LACFG2
R/W-0
LACFG1
R/W-0
LACFG0
de 8 bits
R / W-x
r
bit 0
Reservados: Escribe como '0 '
LACFG3: LACFG0: ADEL configuracin de los bits
1111 = Reservado
1110 = Mostrar el estado de dplex y la actividad de colisin (siempre estirada)
1101 = Mostrar el estado del enlace y transmisin / recepcin de la actividad (siempre
estirada)
1100 = Mostrar el estado del enlace y la actividad de recepcin (siempre estirada)
1011 = Parpadeo lento
1010 = Blink rpido
1001 = Off
1000 = En
0111 = Display de transmisin y recepcin de actividad (extensible)
0110 = Reservado
0101 = Mostrar el estado de duplex
0100 = Mostrar el estado del enlace
0011 Display = colisin actividad (extensible)
0010 = Display actividad de recepcin (extensible)
0001 = Muestra la actividad de transmisin (extensible)
0000 = Reservado
LBCFG3: LBCFG0: LEDB configuracin de los bits
1110 = Mostrar el estado de dplex y la actividad de colisin (siempre estirada)
1101 = Mostrar el estado del enlace y transmisin / recepcin de la actividad (siempre
estirada)
1100 = Mostrar el estado del enlace y la actividad de recepcin (siempre estirada)
1011 = Parpadeo lento
1010 = Blink rpido
1001 = Off
1000 = En
0111 = Display de transmisin y recepcin de actividad (extensible)
0110 = Reservado
0101 = Mostrar el estado de duplex
0100 = Mostrar el estado del enlace
0011 Display = colisin actividad (extensible)
0010 = Display actividad de recepcin (extensible)
0001 = Muestra la actividad de transmisin (extensible)
0000 = Reservado
LFRQ1: LFRQ0: LED de impulsos Estire trozos de tiempo de configuracin (ver Tabla 2-1)
11 = Reservado
10 = Estirar eventos por LED TLSTRCH
01 = Estirar eventos por LED TMSTRCH
00 = Estirar eventos por LED TNSTRCH
STRCH: LED de impulsos de estiramiento bit de habilitacin
1= Extensible eventos LED har que alarga los pulsos LED basada en LFRQ1: LFRQ0 configuracin
0= Extensible eventos LED slo se mostrar al mismo tiempo que se estn produciendo
bit 7-4
bit 3-2
bit 1
bit 0
ENC28J60
NOTAS:
ENC28J60
3.0 Organizacin de la memoria
Toda la memoria en el ENC28J60 se lleva a cabo de manera
esttica
RAM. Hay tres tipos de memoria en el
ENC28J60:
Control de Registros
Ethernet Buffer
Registros PHY
Memoria de los registros de control "contiene los registros
que se utilizan para la configuracin, control y estado
recuperacin de la ENC28J60. Los registros de control son
directamente leer y escribir en la interfaz SPI.
El buffer de Ethernet contiene transmitir y recibir
memoria utilizada por el controlador de Ethernet en un solo
espacio de memoria. El tamao de las reas de memoria son
programable por el controlador de host que utiliza el SPI
interfaz. La memoria intermedia Ethernet slo se pueden
acceder a travs de la memoria bfer de lectura y escritura del buffer
la memoria SPI comandos (ver La seccin 4.2.2 "Leer
Buffer de memoria de comandos " y La seccin 4.2.4 "Escribir
Bfer de comandos de memoria ").
Los registros PHY se utilizan para la configuracin, el control
y recuperacin del estado del mdulo PHY. Los registros
no son directamente accesibles a travs de la interfaz SPI;
que slo se puede acceder a travs de los medios de comunicacin
independientes
Interfaz de gestin (MIIM) implementado en el
MAC.
La Figura 3-1 muestra la organizacin de la memoria de datos para
el
ENC28J60.
FIGURA 3-1:
ECON1 <01:00>
ENC28J60 Organizacin de la memoria
Registros de control
00h
Los punteros de bfer en el banco 0
Ethernet Buffer
0000h
=00
Banco 0
19h
1Ah
1Fh
00h
Comn
Registros
=01
Banco 1
19h
1Ah
1Fh
00h
Comn
Registros
=10
Banco 2
19h
1Ah
1Fh
00h
Comn
Registros
1FFFh
=11
Banco 3
19h
1Ah
1Fh
Registros PHY
Comn
Registros
00h
1Fh
Nota: reas de memoria no se muestran a escala. El tamao del espacio de memoria de control se ha reducido para mostrar los detalles.
ENC28J60
3.1 Registros de control
Los registros de control proporcionan la interfaz principal
entre el controlador de host y la red Ethernet en el chip
controlador lgico. Escribir en estos registros los controles de la
funcionamiento de la interfaz, mientras que la lectura de los registros
permite que el controlador de host para supervisar las operaciones.
El registro de memoria de control se divide en cuatro
los bancos, seleccionable por los bits de seleccin de banco,
BSEL1: BSEL0, en el registro ECON1. Cada banco es
32 bytes de longitud y dirigida por un valor de direccin de 5 bits.
En los ltimos cinco lugares (1Bh a 1Fh) de todos los bancos
apuntan a una
conjunto de registros: EIE, EIR, ESTAT, ECON2 y
ECON1. Estos son registros de clave que se utiliza en el control y
supervisar el funcionamiento del dispositivo. Su comn
mapeo permite un fcil acceso sin necesidad de cambiar el banco.
El ECON1 y ECON2 registros se analizan ms adelante en
esta seccin.
Algunas de las direcciones disponibles no estn implementadas.
Cualquier intento de escribir en estos lugares se tienen en cuenta
mientras lee '0 's. El registro en la direccin en 1Ah
cada banco se reserva, lectura y escritura
No se debe realizar en este registro. Todos los dems
registros reservados puede ser ledo, sino que su contenido
no puede cambiar. Cuando la lectura y escritura a los registros
que contienen los bits reservados, las normas se indica en la
registro de definicin debe ser observada.
Registros de control de la ENC28J60 genricamente
agrupados como los registros de ETH, MAC y MII. Registro
nombres que empiezan por "E" pertenecen al grupo de ETH.
Del mismo modo, los registros de los nombres que comienzan con
"MA" pertenecen a
el grupo MAC y los registros con el prefijo "MI" pertenecen
al grupo de MII.
TABLA 3-1:
Banco 0
Direccin
00h
01h
02h
03h
04h
05h
06h
07h
08h
09h
0Ah
0Bh
0Ch
0Dh
0Eh
0Fh
10h
11h
12h
13h
14h
15h
16h
17h
18h
19h
1Ah
1Bh
1 canal
1Dh
1Eh
1Fh
ENC28J60 REGISTRO DE CONTROL MAPA
Nombre
ERDPTL
ERDPTH
EWRPTL
EWRPTH
ETXSTL
ETXSTH
ETXNDL
ETXNDH
ERXSTL
ERXSTH
ERXNDL
ERXNDH
ERXRDPTL
ERXRDPTH
ERXWRPTL
ERXWRPTH
EDMASTL
EDMASTH
EDMANDL
EDMANDH
EDMADSTL
EDMADSTH
EDMACSL
EDMACSH
-
-
Reservado
EIE
EIR
ESTAT
ECON2
ECON1
Banco 1
Direccin
00h
01h
02h
03h
04h
05h
06h
07h
08h
09h
0Ah
0Bh
0Ch
0Dh
0Eh
0Fh
10h
11h
12h
13h
14h
15h
16h
17h
18h
19h
1Ah
1Bh
1 canal
1Dh
1Eh
1Fh
Nombre
EHT0
EHT1
EHT2
EHT3
EHT4
EHT5
EHT6
EHT7
EPMM0
EPMM1
EPMM2
EPMM3
EPMM4
EPMM5
EPMM6
EPMM7
EPMCSL
EPMCSH
-
-
EPMOL
EPMOH
Reservado
Reservado
ERXFCON
EPKTCNT
Reservado
EIE
EIR
ESTAT
ECON2
ECON1
Banco 2
Direccin
00h
01h
02h
03h
04h
05h
06h
07h
08h
09h
0Ah
0Bh
0Ch
0Dh
0Eh
0Fh
10h
11h
12h
13h
14h
15h
16h
17h
18h
19h
1Ah
1Bh
1 canal
1Dh
1Eh
1Fh
Nombre
MACON1
Reservado
MACON3
MACON4
MABBIPG
-
MAIPGL
MAIPGH
MACLCON1
MACLCON2
MAMXFLL
MAMXFLH
Reservado
Reservado
Reservado
-
Reservado
Reservado
MICMD
-
MIREGADR
Reservado
MIWRL
MIWRH
MIRDL
MIRDH
Reservado
EIE
EIR
ESTAT
ECON2
ECON1
Banco 3
Direccin
00h
01h
02h
03h
04h
05h
06h
07h
08h
09h
0Ah
0Bh
0Ch
0Dh
0Eh
0Fh
10h
11h
12h
13h
14h
15h
16h
17h
18h
19h
1Ah
1Bh
1 canal
1Dh
1Eh
1Fh
Nombre
MAADR5
MAADR6
MAADR3
MAADR4
MAADR1
MAADR2
EBSTSD
EBSTCON
EBSTCSL
EBSTCSH
MISTAT
-
-
-
-
-
-
-
EREVID
-
-
ECOCON
Reservado
EFLOCON
EPAUSL
EPAUSH
Reservado
EIE
EIR
ESTAT
ECON2
ECON1
ENC28J60
TABLA 3-2:
Registrar el nombre del
EIE
EIR
ESTAT
ECON2
ECON1
ERDPTL
ERDPTH
EWRPTL
EWRPTH
ETXSTL
ETXSTH
ETXNDL
ETXNDH
ERXSTL
ERXSTH
ERXNDL
ERXNDH
ERXRDPTL
ERXRDPTH
ERXWRPTL
ERXWRPTH
EDMASTL
EDMASTH
EDMANDL
EDMANDH
EDMADSTL
EDMADSTH
EDMACSL
EDMACSH
EHT0
EHT1
EHT2
EHT3
EHT4
EHT5
EHT6
EHT7
EPMM0
EPMM1
EPMM2
EPMM3
EPMM4
EPMM5
EPMM6
EPMM7
Leyenda:
Nota 1:
2:
3:
ENC28J60 REGISTRO DE CONTROL RESUMEN
Bit 7
INTIE
-
INT
AutoInc
TXRST
-
-
-
-
-
-
-
-
-
-
-
Bit 6
PKTIE
PKTIF
Bufer
PKTDEC
RXRST
-
-
-
-
-
-
-
-
-
-
-
Bit 5
DMAIE
DMAIF
r
PWRSV
DMAST
-
-
-
-
-
-
-
-
-
-
-
Bit 4
LINKIE
LINKIF
LATECOL
r
CSUMEN
Bit 3
TXIE
TXIF
-
VRPS
TXRTS
Bit 2
r
r
RXBUSY
-
RXEN
Bit 1
TXERIE
TXERIF
TXABRT
-
BSEL1
Bit 0
RXERIE
RXERIF
-
BSEL0
Valor
en
Reajustar
0000 0000
-000 0000
1000 0 ---
0000 0000
1111 1010
Leer Byte Pointer Alto (ERDPT <12:08>)
Escribir Byte Pointer Alto (EWRPT <12:08>)
TX Inicio alta Byte (ETXST <12:08>)
Byte TX de gama alta (ETXND <12:08>)
Inicio RX de alta Byte (ERXST <12:08>)
Byte RX de gama alta (ERXND <12:08>)
RX RD Byte Pointer Alto (ERXRDPT <12:08>)
RX WR Byte Pointer Alto (ERXWRPT <12:08>)
DMA Byte Inicio alta (EDMAST <12:08>)
Byte DMA de alta gama (EDMAND <12:08>)
Byte DMA de alta Destino (EDMADST <12:08>)
--- 0 0101
0000 0000
--- 0 0000
0000 0000
--- 0 0000
0000 0000
--- 0 0000
1111 1010
--- 0 0101
1111 1111
--- 1 1111
1111 1010
--- 0 0101
0000 0000
--- 0 0000
0000 0000
--- 0 0000
0000 0000
--- 0 0000
0000 0000
--- 0 0000
0000 0000
0000 0000
0000 0000
0000 0000
0000 0000
0000 0000
0000 0000
0000 0000
0000 0000
0000 0000
0000 0000
0000 0000
0000 0000
0000 0000
0000 0000
0000 0000
0000 0000
0000 0000
Detalles
en
Pgina
65
66
64
16
15
17
17
17
17
17
17
17
17
17
17
17
17
17
17
17
17
71
71
71
71
71
71
72
72
52
52
52
52
52
52
52
52
51
51
51
51
51
51
51
51
CLKRDY(1) 0000 -000
Lea ERDPT puntero Byte Low <07:00>)
Escribir Byte Pointer baja (EWRPT <07:00>)
TX Inicio Byte Low (ETXST <07:00>)
Byte TX Low End (ETXND <07:00>)
RX Inicio Byte bajo (ERXST <07:00>)
Byte RX Low End (ERXND <07:00>)
RX RD Byte Pointer baja (ERXRDPT <07:00>)
RX WR Byte Pointer baja (ERXWRPT <07:00>)
DMA Byte Inicio Baja (EDMAST <07:00>)
Byte DMA Low End (EDMAND <07:00>)
Byte DMA Destino baja (EDMADST <07:00>)
DMA byte Checksum baja (EDMACS <07:00>)
DMA byte de suma de comprobacin de alta densidad
(EDMACS <15:08>)
Byte tabla hash 0 (EHT <07:00>)
Byte una tabla hash (EHT <15:08>)
Pattern Match Byte Mscara 0 (EPMM <07:00>)
Pattern Match Byte mscara 2 (EPMM <23:16>)
x= Desconocido u= Sin cambios, -= No se han aplicado, q= Valor depende de la condicin, r= Reservado, no modificar.
Restablece CLKRDY a '0 'en el poder-en Reset, pero no se ve afectada en todas las restauraciones otros.
EREVID es un registro de slo lectura.
ECOCON restablece a'---- -100 ' en Power-on Reset y'---- -Uuu ' en todas las restauraciones otros.
ENC28J60
TABLA 3-2:
Registrar el nombre del
EPMCSL
EPMCSH
EPMOL
EPMOH
ERXFCON
EPKTCNT
MACON1
MACON3
MACON4
MABBIPG
MAIPGL
MAIPGH
MACLCON1
MACLCON2
MAMXFLL
MAMXFLH
MICMD
MIREGADR
MIWRL
MIWRH
MIRDL
MIRDH
MAADR5
MAADR6
MAADR3
MAADR4
MAADR1
MAADR2
EBSTSD
EBSTCON
EBSTCSL
EBSTCSH
MISTAT
EREVID(2)
ECOCON(3)
EFLOCON
EPAUSL
EPAUSH
Leyenda:
Nota 1:
2:
3:
ENC28J60 REGISTRO DE CONTROL RESUMEN (continuacin)
Bit 7 Bit 6 Bit 5 Bit 4 Bit 3 Bit 2 Bit 1 Bit 0
Valor
en
Reajustar
0000 0000
0000 0000
0000 0000
--- 0 0000
BCEN
Marxen
FULDPX
r
1010 0001
0000 0000
-
PADCFG0
BPEN
r
TXCRCEN
NOBKOFF
TXPAUS
PHDREN
-
RXPAUS
HFRMEN
-
PASSALL
FRMLNEN
r
--- 0 0000
0000 0000
-000 A 00
-000 0000
-000 0000
-000 0000
---- 1111
- 11 de 0111
0000 0000
0000 0110
- - MIISCAN MIIRD ---- - 00
--- 0 0000
0000 0000
0000 0000
0000 0000
0000 0000
0000 0000
0000 0000
0000 0000
0000 0000
0000 0000
0000 0000
0000 0000
Psel TMSEL1 TMSEL0 TME BISTST 0000 0000
0000 0000
0000 0000
r
-
-
NVALID
COCON2
FULDPXS
EXPLORACIN
COCON1
FCEN1
OCUPADO
COCON0
FCEN0
---- 0000
--- Q qqqq
---- -100
---- -000
0000 0000
0001 0000
MPEN ENTONCES MCEN
Detalles
en
Pgina
51
51
51
51
48
43
34
35
36
36
34
34
34
34
34
34
21
19
19
19
19
19
34
34
34
34
34
34
76
75
76
76
21
22
6
56
57
57
Coinciden con el patrn de comprobacin de baja Byte (EPMCS
<07:00>)
Coinciden con el patrn de comprobacin de alta Byte (EPMCS
<15:00>)
Pattern Match Offset Byte Low (EPMO <07:00>)
-
UCEN
-
PADCFG2
-
-
-
-
-
-
-
ANDOR
-
PADCFG1
DIFERIR
-
CRCEN
Pattern Match Offset Byte High (EPMO <12:08>)
PMEN
Ethernet de paquetes Conde
Back-to-Back entre paquetes Gap (BBIPG <06:00>)
No-Back-to-Back entre paquetes Byte brecha baja (MAIPGL <06:00>)
No-Back-to-Back entre paquetes Byte brecha alta (MAIPGH <06:00>)
-
-
- - Mximo retransmisin (RETMAX <03:00>)
Ventana de colisin (Colwin <05:00>)
Byte Longitud mxima de fotogramas baja (MAMXFL <07:00>)
Byte Longitud mxima de cuadro (MAMXFL <15:08>)
-
-
-
-
-
-
-
MII registro de direcciones (MIREGADR <04:00>)
MII Escribir el byte menor (MIWR <07:00>)
MII Escribir byte de datos de alta densidad (MIWR
<15:08>)
MII Lee el byte menor (MIRD <07:00>)
MII Leer byte de datos de alta densidad (MIRD <15:08>)
MAC Byte Direccin 5 (MAADR <15:08>)
Byte de direccin MAC 6 (MAADR <07:00>)
MAC Byte Direccin 3 (MAADR <31:24>), OUI Byte 3
MAC Byte Direccin 4 (MAADR <23:16>)
MAC Direccin Byte 1 (MAADR <47:40>), OUI Byte 1
MAC Byte Direccin 2 (MAADR <39:32>), OUI Byte 2
Incorporada en la semilla de autocomprobacin Fill (EBSTSD
<07:00>)
PSV2 PSV1 PSV0
Integrado en el byte Checksum Self-Test baja (EBSTCS <07:00>)
Integrado en el byte Checksum Self-Test de alta densidad (EBSTCS
<15:08>)
-
-
-
-
-
-
-
-
-
-
-
-
-
-
-
Ethernet revisiones ID (EREVID <04:00>)
Temporizador pausa Byte bajo valor (EPAUS <07:00>)
Temporizador pausa Byte Alto Valor (EPAUS <15:08>)
x= Desconocido u= Sin cambios, -= No se han aplicado, q= Valor depende de la condicin, r= Reservado, no modificar.
Restablece CLKRDY a '0 'en el poder-en Reset, pero no se ve afectada en todas las restauraciones otros.
EREVID es un registro de slo lectura.
ECOCON restablece a'---- -100 ' en Power-on Reset y'---- -Uuu ' en todas las restauraciones otros.
ENC28J60
3.1.1 ECON1 REGISTRO
El registro ECON1, figura en el registro de 3-1, se utiliza para
controlar las principales funciones de la ENC28J60. Recibir
permitan, transmitir solicitud, DMA de control y seleccionar el banco
los bits se pueden encontrar en ECON1.
REGISTRO 1.3:
R/W-0
TXRST
bit 7
Leyenda:
R = poco legible
-N = Valor en POR
bit 7
ECON1: ETHERNET REGISTRO DE CONTROL 1
R/W-0
RXRST
R/W-0
DMAST
R/W-0
CSUMEN
R/W-0
TXRTS
R/W-0
RXEN
R/W-0
BSEL1
R/W-0
BSEL0
bit 0
TXRST: Transmitir poco lgica Restablecer
1= Transmitir la lgica se lleva a cabo en
Restablecer
0= Funcionamiento normal
RXRST: Recibe poco lgica Restablecer
1= Recibir la lgica se lleva a cabo en
Restablecer
0= Las operaciones normales
DMAST: DMA de inicio y bits de estado ocupado
1= DMA operacin de copia o de control est en marcha
0= Hardware DMA est inactivo
CSUMEN: Habilitar DMA Checksum poco
1= DMA hardware calcula sumas de comprobacin
0= Hardware DMA copias bfer de memoria
TXRTS: Transmitir peticin de envo de bits
1= La lgica de transmisin est tratando de transmitir un paquete
0= La lgica de transmisin est inactivo
RXEN: Recibe el bit de habilitacin
1Los paquetes que pasan = la configuracin del filtro actual se escribe en el bfer de recepcin
0= Todos los paquetes recibidos sern ignoradas
BSEL1: BSEL0: Banco Seleccione los bits
11 = SPI accede a los registros en el banco 3
10 = SPI accede a los registros en el banco 2
01 = SPI accede a los registros en el Banco 1
00 = SPI accede a los registros del banco 0
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1-0
ENC28J60
3.1.2 ECON2 REGISTRO
El registro ECON2, figura en el registro de 3-2, se utiliza para
controlar otras funciones principales de la ENC28J60.
REGISTRO 2.3:
R/W-1
AutoInc
bit 7
Leyenda:
R = poco legible
-N = Valor en POR
bit 7
ECON2: ETHERNET REGISTRO DE CONTROL 2
R/W-0
PWRSV
R/W-0
r
R/W-0
VRPS
U-0
-
U-0
-
U-0
-
bit 0
R/W-0(1)
PKTDEC
AutoInc: Incremento automtico del puntero de bfer Habilitar poco
1= Incrementar automticamente ERDPT o EWRPT leyendo o escribiendo en eDATA
0= No cambia automticamente ERDPT y EWRPT despus de que el tampn se accede
PKTDEC: Paquete decremento poco
1= Decrementa el registro EPKTCNT por un
0= Deja EPKTCNT sin cambios
PWRSV: Ahorro de energa Activa bits
1= MAC, PHY y lgica de control est en modo de suspensin de bajo
consumo
Reservados: Mantener como '0 '
VRPS: Poder regulador de voltaje Guardar Activar poco
Cuando PWRSV = 1:
1= Regulador de tensin interna se encuentra en modo de baja corriente
0= Regulador de tensin interna se encuentra en modo de corriente normal
Cuando PWRSV = 0:
El bit se ignora y el regulador siempre salidas de la corriente en el dispositivo requiere.
Este bit se borra automticamente una vez que se
establece.
bit 6
bit 5
bit 4
bit 3
bit 2-0
Nota 1:
ENC28J60
3.2 Ethernet Buffer 3.2.2 Bfer de transmisin
El buffer de Ethernet contiene transmitir y recibir
memoria utilizada por el controlador Ethernet. Todo el
buffer es de 8 Kbytes, dividido en recibir por separado y
transmitir espacios de amortiguacin. El tamao y la ubicacin de
la memoria de transmisin y recepcin son totalmente programables
por el controlador de host que utiliza la interfaz SPI.
La relacin de los espacios de amortiguacin se muestra en la
Figura 3-2.
Cualquier espacio dentro de la memoria de 8 Kbytes, que no es
programadas como parte del bfer de recepcin FIFO, es
considera que el buffer de transmisin. La responsabilidad
de la gestin de paquetes que se encuentran en la transmisin
buffer pertenece a la controladora de host. Siempre que el anfitrin
controlador decide transmitir un paquete, y ETXST
Punteros ETXND se programan con las direcciones
especificando que, dentro del buffer de transmisin, la partici-
cular para transmitir paquetes se encuentra. El hardware se
no comprobar que las direcciones de inicio y el final no
se solapan con el bfer de recepcin. Para evitar buffer
la corrupcin, la controladora de host debe asegurarse de que no
transmitir un paquete, mientras que el ETXST y ETXND
Los punteros se superponen el bfer de recepcin, o cuando el
Puntero ETXND est muy cerca de el bfer de recepcin. Ver
Seccin 7.1 "Transmisin de Paquetes" para ms
de la informacin.
3.2.1 Bfer de recepcin
El bfer de recepcin constituye un buffer FIFO circular
gestionado por hardware. El registro de parejas,
ERXSTH: ERXSTL y ERXNDH: ERXNDL, sirven como
punteros para definir el tamao del bfer y la ubicacin dentro
la memoria. El byte apuntado por ERXST y la
byte apuntado por ERXND estn incluidos en el
FIFO buffer.
Como bytes de datos se reciben de la red Ethernet
interfaz, que estn escritos en el bfer de recepcin
de forma secuencial. Sin embargo, despus de la memoria apuntada
por
ERXND se escribe, el hardware de forma automtica
escribir el siguiente byte de datos recibidos en la memoria
a la que apunta ERXST. Como resultado, el equipo recibir
no volver a escribir fuera de los lmites de la FIFO.
El controlador de host puede programar el ERXST y
Punteros ERXND cuando la lgica de recibir no est habilitado.
Los indicadores no deben ser modificados, mientras que el recibir
lgica est habilitada (ECON1.RXEN est establecido). Si lo desea,
la
Los punteros pueden abarcar la 1FFFh a la memoria 0000h
lmite, el hardware seguir funcionando como una FIFO.
El ERXWRPTH: registros ERXWRPTL definir un
ubicacin dentro de la FIFO en el hardware a escribir
bytes que recibe. El puntero es de slo lectura y se
actualiza automticamente por el hardware cada vez que un
nuevo paquete es recibido con xito. El puntero es
til para determinar cunto espacio libre es
disponibles en el FIFO.
El ERXRDPT registros definir una ubicacin dentro de la
FIFO, donde est prohibido el hardware de recibir a escribir
a. En funcionamiento normal, el hardware de recibir a escribir
de datos de hasta, pero sin incluir, la memoria apuntada por
ERXRDPT. Si el FIFO llena de datos y los nuevos datos
sigue llegando, el hardware no se sobreponen a los
previamente los datos recibidos. En cambio, los nuevos datos se
desechados y los datos antiguos se conservar. En
Para recibir continuamente nuevos datos, el anfitrin con-
controlador peridicamente debe avanzar este puntero cada vez que
de que termine el procesamiento de algunos, o todos, de la edad
recibi
de datos.
3.2.3 Leer y escribir
EL BUFFER
El contenido del bfer de Ethernet se accede desde el
controlador de host aunque separados de lectura y escritura de
punto
res (ERDPT y EWRPT) en combinacin con la lectura
bfer de memoria y escribir en la memoria bfer de SPI
comandos. Mientras que de forma secuencial de lectura de la
bfer de recepcin, una condicin de embalaje se producir en el
final del bfer de recepcin. Mientras que de forma secuencial por
escrito a
el buffer, no se producir condiciones de embalaje. Ver
La seccin 4.2.2 "comando de lectura de memoria de bfer" y
La seccin 4.2.4 "buffer de escritura de comandos de memoria" para
ms informacin.
3.2.4 DMA acceso al buffer
El controlador de DMA integrado debe leer desde el buffer
en el clculo de una suma de comprobacin y debe leer y escribir
en el bfer de memoria cuando se copia. La DMA sigue
las reglas mismo envoltorio que accede a SPI hacer. A pesar de que
secuencial lee, estar sujeto a un ajuste de condi-
cin al final del bfer de recepcin. Todas las escrituras que se va a
no estar sujeto a las condiciones de ajuste. Ver
La seccin 13.0 "Direct Memory Access Controller" para
ms informacin.
ENC28J60
FIGURA 3-2: ETHERNET BUFFER ORGANIZACIN
Inicio de transmisin de bfer
(ETXSTH: ETXSTL)
Bfer de escritura puntero
(EWRPTH: EWRPTL) AAh
Transmitir
Fin de transmisin de bfer
(ETXNDH: ETXNDL)
Recibe Inicio Buffer
(ERXSTH: ERXSTL)
Buffer
0000h
Transmisin de datos de bfer
(WBM AAH)
Recibir
Buffer
(Circular FIFO)
Bfer de lectura puntero
(ERDPTH: ERDPTL)
55h
Recepcin de datos de bfer
(RBM 55h)
Recibe final del bfer
(ERXNDH: ERXNDL)
1FFFh
ENC28J60
3.3 Registros PHY
Para escribir en un registro PHY:
1.
2.
3.
Escriba la direccin del registro de PHY para escribir
en el registro MIREGADR.
Escriba los 8 bits de datos a escribir en el
MIWRL registro.
Escriba los 8 bits superiores de los datos a escribir en el
MIWRH registro. Escribir en este registro auto-
automticamente se inicia la transaccin MIIM, por lo que
debe
despus de ser escrito a MIWRL. El MISTAT.BUSY
poco se convierte en conjunto.
Los registros PHY proporciona la configuracin y el control de
el mdulo PHY, as como informacin del estado de su
la operacin. Todos los registros PHY son de 16 bits de ancho. Hay
con un total de 32 direcciones de PHY, sin embargo, slo el 9 por
loca-
ciones se aplican. Escribe para no implementadas
lugares se tienen en cuenta y cualquier intento de leer estos
ubicaciones de '0 '. Reservados todos los lugares deben ser
escrito como '0 ', su contenido debe ser ignorado cuando se
leer.
A diferencia de la ETH, MAC y registros MII control, o el
buffer de memoria, los registros PHY no estn directamente
accesibles a travs de la interfaz de control SPI. En su lugar,
el acceso se realiza a travs de un conjunto especial de MAC
registros de control que implementan los medios de comunicacin
independientes
Interfaz de gestin (MIIM). Estos registros de control
se les conoce como los registros MII. Los registros que
control de acceso a los registros PHY se muestran en la
Registro de 3-3 y 3-4 Registro.
El registro PHY se escribir despus de la operacin MIIM
cin completa, que tiene 10,24 o . Cuando la escritura
operacin se ha completado, el bit BUSY se limpia a s mismo.
El controlador de host no debe comenzar cualquier MIISCAN o
MIIRD operaciones mientras est ocupado.
3.3.3 Escaneado de un REGISTRO PHY
3.3.1 LECTURA DE REGISTROS PHY
Cuando un registro PHY se lee, los 16 bits
obtenidos.
Para leer un registro PHY:
1.
2.
3.
Escriba la direccin del registro de PHY para leer
en el registro de MIREGADR.
Establecer el bit MICMD.MIIRD. La operacin de lectura
comienza y el poco MISTAT.BUSY se establece.
Espere 10,24 o . Encuesta de la que poco MISTAT.BUSY
la certeza de que se complete la operacin. Mientras que
ocupado, el controlador de host no debe comenzar cualquier
Operaciones MIISCAN o escribir a la MIWRH
registro.
Cuando el MAC ha obtenido el registro
contenidos, el bit BUSY se limpia a s mismo.
Borrar el bit MICMD.MIIRD.
Leer los datos que desee de la MIRDL y
MIRDH registros. El orden en que estos bytes se
acceso no es importante.
El MAC se puede configurar para realizar automtica
back-to-back operaciones de lectura en un registro PHY. Este
puede reducir significativamente la complejidad de controlador de
host
cuando actualizaciones peridicas de informacin del estado de los
deseados.
Para llevar a cabo la operacin de bsqueda:
1.
2.
Escriba la direccin del registro de PHY para leer
en el registro de MIREGADR.
Establecer el bit MICMD.MIISCAN. La pera-scan
cin comienza y el poco MISTAT.BUSY se establece. La
primera operacin de lectura se completar despus de
10,24 o .
Las siguientes lecturas se harn en el mismo
intervalo hasta que se cancele la operacin. La
MISTAT.NVALID bits pueden ser consultados para
determinar
cuando la primera operacin de lectura se ha completado.
4.
5.
Despus de establecer el bit MIISCAN, el MIRDL y MIRDH
registros se actualizarn automticamente cada 10,24 o .
No hay informacin de estado que se puede utilizar para
determinar si los registros se actualizan MIRD. Desde
el controlador de host slo puede leer un MII registrarse en un
tiempo a travs de la SPI, no debe suponerse que la
valores de MIRDL y MIRDH se lee desde el PHY
exactamente en el mismo tiempo.
Cuando la operacin MIISCAN est en curso, el anfitrin
controlador no debe tratar de escribir en MIWRH o iniciar
una operacin MIIRD. La operacin puede ser MIISCAN
cancelado en la limpieza de la broca y MICMD.MIISCAN
entonces la votacin poco MISTAT.BUSY. Nuevas operaciones
pueden
se inici despus de que el bit BUSY se borra.
3.3.2 REDACCIN PHY REGISTROS
Cuando un registro PHY se escribe, los 16 bits es
por escrito a la vez, poco selectiva escribe no se imple-
indocumentados. Si es necesario volver a programar slo bits
seleccionan
en el registro, el controlador debe leer primero la PHY
registrar, modificar los datos resultantes y luego escribir el
los datos al registro de PHY.
TABLA 3-3:
Bit 13
- -
PHY Identifier
(OUI3: OUI18)
= 0083h
PHY P / N
(PPN5: PPN0)
= 00h
JABBER
LSTAT
r r
LACFG2
LACFG1
LACFG0
LBCFG3
LBCFG2
LBCFG1
LBCFG0
LFRQ1 LFRQ0
STRCH
r
r
r
r
r
PLNKIF
r
PGIF
r
r r
r
r
r
r
r
PLNKIE
r
r
PGEIE
r
DPXSTAT
(1)
ENC28J60
PHY
Registrarse
Resumen
De 12 bits
-
PFDPX
PHDPX
-
-
-
-
-
-
-
-
LLSTAT
JBSTAT
-
PPWRSV
r
-
PDPXMD(1)
r
-
-
-
-
-
-
-
Bit 11
De 10 bits
Bit 9
De 8 bits
Bit 7
Bit 6
Bit 5
Bit 4
Bit 3
Bit 2
Bit 1
Bit 0
Reponer
00-00-q 0 -
-- ----
--- --- ---
- 1 1 -00 -
0000 0000
1000 0011
PHY de revisin
(PREV3:
PREV0) = 00h
0001 0100
0000 0000
r
PLRITY
-
-
-
-
-
r
r
r
r
r
-000 0000
0000 0000
- 00-00q -
0 - ----
0000 0000
0000 0000
xxxx xxxx
xx00 00x0
0011 0100
0010 001 x
r
-
Addr
Nombre
De 15 bits
De 14 bits
00h
PHCON1
PRST
PLOOPBK
01h
PHSTAT1
-
-
DS39662C-pgina 20
TXDIS
TXSTAT
r r r
r
LACFG3
r
r
r
r
RXSTAT
COLSTAT
-
-
r
r
r
HDLDIS
r
02h
PHID1
03h
PHID2
PHY Identifier
(OUI19: OUI24)
= 000101
10h
PHCON2
-
FRCLNK
ENC28J60
11h
PHStat2
-
-
12h
Phie
r
r
13h
PHIR
r
r
14h
PHLCON
r
r
Leyenda: Nota 1:
x= Desconocido u=
Sin cambios, - = no
se han aplicado,
q= Valor depende
de la condicin,
rValores =
reservado, no
modify.Reset del
modo dplex / bits
de estado depende
de la conexin de
los LED en el pin
LEDB (ver Seccin
2.6 "LED de
configuracin" para
ms detalles).
Preliminar v 2008 Microchip Technology Inc.
ENC28J60
REGISTRO 3.3:
U-0
-
bit 7
Leyenda:
R = poco legible
-N = Valor en POR
bit 7-2
bit 1
MICMD: MII comando REGISTER
U-0
-
U-0
-
U-0
-
U-0
-
U-0
-
R/W-0
MIISCAN
R/W-0
MIIRD
bit 0
MIISCAN: MII Activar exploracin poco
1= PHY registrarse en MIREGADR continuamente ledo y los datos se colocan en MIRD
0= No MII Gestin operacin de exploracin est en curso
MIIRD: MII Leer el bit de habilitacin
1= PHY registrarse en MIREGADR se lee una vez y los datos se colocan en MIRD
0= No MII Gestin de operacin de lectura est en marcha
bit 0
REGISTRO 3.4:
U-0
-
bit 7
Leyenda:
R = poco legible
-N = Valor en POR
bit 7-4
bit 3
bit 2
MISTAT: MII ESTADO DE REGISTRO
U-0
-
U-0
-
U-0
-
R-0
r
R-0
NVALID
R-0
EXPLORACIN
R-0
OCUPADO
bit 0
NVALID: MII de gestin de datos de lectura no poco vlido
1= El contenido de MIRD no es vlido an
0= El MII Gestin de ciclo de lectura se ha completado y se ha actualizado MIRD
SCAN: MII Administracin de digitalizacin bits,
1MII = Administracin de digitalizacin operacin est en marcha
0= No MII Gestin operacin de exploracin est en curso
BUSY: MII gestin poco ocupado
1= Un registro PHY se est leyendo o escribiendo
0= La interfaz de gestin de MII est inactivo
bit 1
bit 0
ENC28J60
3.3.4 PHSTAT REGISTROS 3.3.5 PHID1 Y REGISTROS PHID2
El PHSTAT1 y PHStat2 registros contienen lectura
slo los bits que muestran el estado actual de la PHY
las operaciones del mdulo, en particular las condiciones de la
enlace de comunicaciones con el resto de la red.
El registro PHSTAT1 (Regstrate 3-5) contiene la
LLSTAT poco, se aclara y se engancha bajo si la fsica
la capa de enlace se ha reducido desde la ltima lectura de la
registro. Sondeo peridico de la controladora de host puede ser
utiliza para determinar con exactitud cundo falla el enlace. Puede
ser
especialmente til si la interrupcin en el enlace Cambiar no es
utilizados.
El registro tambin contiene PHSTAT1 un bit de estado jabber.
Un controlador Ethernet se dice que es "chchara" si se con-
continuamente transmite los datos sin parar y que permite
otros nodos para compartir el medio. En general, el jabber
condicin indica que el controlador local puede ser
violando gravemente el tamao de paquete mximo definido por
la especificacin IEEE. Este bit cerraduras de alta para indicar
que una condicin jabber ha ocurrido desde la ltima lectura
del registro.
El registro PHStat2 (Regstrate 3-6) contiene el estado
bits que informe si el mdulo PHY est vinculada a la
de red y si es o no la transmisin o
recepcin.
El PHID1 y PHID2 registros son de slo lectura
registros. Ellos tienen los datos constantes que ayuda a identificar
el controlador Ethernet y puede ser til para
con fines de depuracin. Esto incluye:
El nmero de pieza del mdulo PHY
(PPN5: PPN0)
El nivel de revisin del mdulo PHY
(PREV3: PREV0), y
El identificador de PHY, como parte de Microchip
Identificador corporativo orgnico Unique (OUI)
(OUI3: OUI24)
El nmero PHY y la revisin son parte de PHID2.
La parte superior de dos bytes del identificador de PHY se
encuentran en
PHID1, y el resto en PHID2. La hora exacta
lugares dentro de los registros se muestran en la Tabla 3.3.
Los 22 bits del OUI que figuran en el identificador de PHY
(OUI3: OUI24, correspondiente a PHID1 <15:00> y
PHID2 <15:10>) se concatenan con '00 'como el primer
dos dgitos (OUI1 y OUI2) para generar toda la OUI.
Para mayor comodidad, esta cadena de 24 bits se suele interpretar
en hexadecimal, el resultado OUI de Microchip
La tecnologa es 0004A3h.
Informacin de la revisin tambin se almacena en EREVID. Es
uno de slo lectura de control de registro que contiene un poco de 5
identificador para el nivel de silicio revisin especfica de la
dispositivo. Los detalles de este registro se muestran en la Tabla
2.3.
ENC28J60
REGISTRO 3.5:
U-0
-
de 15 bits
U-0
-
bit 7
Leyenda:
R = Slo lectura poco
-N = Valor en POR
bits 15-13
de 12 bits
de 11 bits
10/03 bits
bit 2
'0 '= Bit se borra
R / L = Slo lectura cierre poco
LL = Bit cierres bajo LH Bit = cierres de alta
U-0
-
U-0
-
U-0
-
U-0
-
R/LL-0
LLSTAT
R/LH-0
JBSTAT
U-0
-
bit 0
PHSTAT1: ESTADO DE CAPA FSICA REGISTRO 1
U-0
-
U-0
-
R-1
PFDPX
R-1
PHDPX
U-0
-
U-0
-
U-0
-
de 8 bits
PFDPX: PHY Full-Duplex bits capaz
1= PHY es capaz de funcionar a 10 Mbps en modo Full-Duplex (este bit se establece siempre)
PHDPX: PHY Half-Duplex bits capaz
1= PHY es capaz de funcionar a 10 Mbps en modo Half-Duplex (este bit se establece siempre)
LLSTAT: PHY enclavamiento poco estado de enlace
1Link = es y ha sido de forma continua desde la ltima lectura PHSTAT1
0Link = es hacia abajo o se redujo por un perodo desde la ltima lectura PHSTAT1
JBSTAT: PHY enclavamiento poco Jabber Estado
1= PHY ha detectado una transmisin de satisfacen los criterios de jabber ya PHSTAT1 la ltima lectura
0= PHY no se han detectado transmisiones charlando desde PHSTAT1 la ltima lectura
bit 1
bit 0
ENC28J60
REGISTRO 3.6:
U-0
-
de 15 bits
U-0
-
bit 7
Leyenda:
R = poco legible
-N = Valor en POR
bits 15-14
de 13 bits
U-0
-
R-0
PLRITY
U-0
-
U-0
-
U-0
-
U-0
-
U-0
-
bit 0
PHStat2: ESTADO DE CAPA FSICA registro 2
U-0
-
R-0
TXSTAT
R-0
RXSTAT
R-0
COLSTAT
R-0
LSTAT
R-x
DPXSTAT(1)
U-0
-
de 8 bits
TXSTAT: PHY de transmisin bit de estado
1= PHY est transmitiendo datos
0= PHY no es la transmisin de datos
RXSTAT: PHY Recibe bit de estado
1= PHY est recibiendo datos
0= PHY no est recibiendo datos
COLSTAT: Colisin PHY Bit de estado
1= Una colisin se produce
0= Una colisin no se est produciendo
LSTAT: Enlace PHY Bit de estado (sin enganche)
1Link = es de hasta
0Link = se ha reducido
DPXSTAT: PHY bit de estado Duplex(1)
1= PHY est configurado para funcionamiento full-duplex (PHCON1 <8> se ha
establecido)
0= PHY est configurado para semidplex (PHCON1 <8> Es claro)
PLRITY: Polaridad Bit de estado
1= La polaridad de la seal en TPIN + /-TPIN se invierte
0= La polaridad de la seal en TPIN + /-TPIN es correcta
Restablecer los valores de la modo dplex / bit de estado depende de la conexin de los LED en el pin LEDB (ver
Seccin 2.6 "LED de configuracin" para ms detalles).
de 12 bits
de 11 bits
de 10 bits
bit 9
bit 8-6
bit 5
bit 4-0
Nota 1:
ENC28J60
4.0
4.1
Serial Peripheral
INTERFAZ (SPI)
Informacin
general
El ENC28J60 est diseado para interactuar directamente con el
Peripheral Interface serie (SPI) del puerto disponible en muchos
microcontroladores. La aplicacin utilizada en este
dispositivo es compatible con el modo de SPI 0,0 solamente.
Adems, el SPI
puerto requiere que SCK debe estar al ralent en un estado de baja;
polaridad del reloj seleccionable no es compatible.
Los comandos y los datos se envan al dispositivo a travs de la SI
pin, con los datos que se registr en el flanco de subida de
SCK. Los datos son expulsados por los ENC28J60 en el SO
lnea, en el flanco descendente de SCK. El pin CS debe ser
mantiene baja mientras se realiza cualquier operacin y regres
alta cuando haya terminado.
FIGURA 4-1:
CS
Tiempo de entrada SPI
SCK
SI
MSB en LSB en
SO
De alta impedancia de Estado
FIGURA 4-2:
CS
SPI tiempo de salida
SCK
SO
MSb fuera LSB de salida
SI
No les importa
ENC28J60
4.2 SPI conjunto de instrucciones
El funcionamiento de la ENC28J60 depende enteramente de
rdenes dadas por un controlador de host externo sobre el
Interfaz SPI. Estos comandos tienen la forma de
instrucciones, de uno o ms bytes, que se utilizan para
acceder a la memoria de control y espacios de amortiguacin
Ethernet.
Por lo menos, las instrucciones consisten en un cdigo de operacin
de 3 bits,
seguido por una discusin de 5 bits que especifica un
la direccin de registro o de datos constantes. Escribir y campos de
bits
instrucciones tambin estn seguidos por uno o ms bytes de
de datos.
Un total de siete instrucciones se aplican sobre la
ENC28J60. La Tabla 4-1 muestra los cdigos de comando para
todas las operaciones.
TABLA 4-1: INSTRUCCIONES PARA EL JUEGO DE SPI ENC28J60
Byte 0
Cdigo de
operacin
0
0
0
0
1
1
1
0
0
1
1
0
0
1
0
1
0
1
0
1
1
un
1
un
1
un
un
1
Argumento
un
1
un
1
un
un
1
un
0
un
0
un
un
1
un
1
un
1
un
un
1
un
0
un
0
un
un
1
d
d
d
d
d
d
d
d
d
d
d
d
Byte 1 y siguientes
Datos
N / A
N / A
d
d
d
d
d
d
d
d
d
d
d
d
d
d
d
d
d
d
d
d
Instruccin
Nombre y nemotcnico
Leer registro de control
(RCR)
Leer la memoria de bfer
(RBM)
Escribir registro de control
(RGC)
Escribir de memoria de bfer
(WBM)
Poco Establecer
campo
(BFS)
Poco claras de campo
(BFC)
Sistema de Comando de reinicio (arranque en
caliente)
(SRC)
N / A
Leyenda: un= Control de la direccin de registro, d= Carga de datos.
ENC28J60
4.2.1 LEER REGISTRO DE CONTROL
COMANDO
El control de leer el registro (RCR) permite que el comando
controlador de host de leer alguna de las ETH, MAC y MII
registros en cualquier orden. El contenido de la PHY regis-
tros se leen a travs de una interfaz especial MII registro (vase el
Seccin 3.3.1 "Lectura de Registros PHY" para ms
informacin).
El comando RCR se inicia tirando el pin CS baja.
El cdigo de operacin RCR se enva a la ENC28J60,
seguido de una direccin de registro de 5 bits (A4 a travs de A0).
La direccin de 5-bit identifica alguna de las 32 de control
registros en el banco actual. Si la direccin de 5-bit es un
ETH registro, los datos en el registro seleccionado
iniciar inmediatamente el cambio de MSB primero en el pin SO.
La figura 4-3 muestra la secuencia de lectura para estos
registros.
Si la direccin especifica uno de los registros MAC o MII,
un byte maniqu primero se desplazar a cabo en el pin SO.
Despus de que el byte ficticia, los datos se desplazarn a MSb
primero en el pin SO. La operacin se termina por RCR
elevar el pin CS. La Figura 4-4 muestra la lectura
secuencia de los registros de MAC y el MII.
FIGURA 4-3:
CS
0
SCK
LEER REGISTRO DE CONTROL secuencia de comandos (registros ETH)
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
Cdigo de
operacin
SI
0 0 0
Direccin
4 3 2 1 0
Los datos de salida
7 6 5 4 3 2 1 0
SO
FIGURA 4-4: LEA control de secuencia de registro de comando
(MAC Y REGISTROS MII)
CS
0
SCK
Cdigo de
operacin
SI
0 0 0
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23
Direccin
4 3 2 1 0
Byte maniqu
7 6 5 4 3 2 1 0 7 6
Byte de salida
5 4 3 2 1 0
SO
ENC28J60
4.2.2 LEA memoria intermedia
COMANDO
4.2.3 ESCRIBA REGISTRO DE CONTROL
COMANDO
La memoria bfer de lectura (RBM) permite que el comando
controlador de host para leer bytes de la integracin de 8 Kbytes
transmitir y recibir la memoria buffer.
Si el bit en el registro AutoInc ECON2 est establecido, el
Puntero ERDPT automticamente aumentar al punto de
la siguiente direccin despus de que el ltimo bit de cada byte que
se lee.
La siguiente direccin general, de la direccin actual
incrementa en uno. Sin embargo, si el ltimo byte de la
bfer de recepcin se lee (ERDPT = ERXND), el ERDPT
Puntero se convertir en el comienzo de la reciben
buffer (ERXST). Esto permite que el controlador de host para leer
paquetes del bfer de recepcin en un flujo continuo
sin perder de vista cuando un cortocircuito que se necesita.
Si AutoInc se establece cuando la direccin, 1FFFh, se lee y se
ERXND no apunta a esta direccin, la lectura
Puntero se incrementar y se envuelven alrededor de 0000h.
El comando de la RBM se inicia tirando el pin CS baja.
El cdigo de operacin RBM se enva a la ENC28J60,
seguido por el 5-bit 1Ah constante. Despus de la com-RBM
demanda constante y se envan los datos almacenados en el
de memoria apuntada por ERDPT se desplazar a MSb
primero en el pin SO. Si el controlador de host sigue
proporcionar los relojes en el pin SCK, sin aumentar los CS, el
byte apuntado por ERDPT ser de nuevo trasladado a MSb
primero en el pin SO. De esta manera, con AutoInc
activada, es posible leer continuamente secuencial
bytes de la memoria del buffer sin ningn extra SPI
comando de arriba. El comando de la RBM se termina
elevando el pin CS.
El Control de escribir registro (RGC) comando permite
el controlador de host para escribir a cualquiera de las ETH, MAC y
MII registros de control en cualquier orden. Los registros PHY
se escriben en especial a travs de una interfaz MII registro (vase
el
Seccin 3.3.2 "Escribir PHY Registros" para ms
informacin).
El comando Regin del Gran Caribe se inicia tirando el pin CS
baja. El cdigo de operacin RGC se enva a la ENC28J60,
seguido por la direccin de 5 bits (A4 a travs de A0). El 5-bit
direccin identifica cualquiera de los registros de control de 32 en el
corrientes bancarias. Tras el comando de RGC y la direccin
se envan los datos reales que se va a escribir es enviado, el MSB
en primer lugar. Los datos se escriben en el registro dirigida
en el flanco ascendente de la lnea SCK.
La operacin RGC se termina elevando el pin CS.
Si la lnea de CS se permite ir de alta antes de las ocho bits
cargado, la escritura se aborta para ese byte de datos.
Consulte el diagrama de tiempos en la Figura 4.5 para una mayor
ilustracin detallada de la secuencia de escritura de bytes.
FIGURA 4-5:
CS
0
SCK
1
ESCRIBIR control de secuencia de registro de comando
2 3 4 5
Direccin
6 7 8 9 10 11 12 13 14 15
Cdigo de
operacin
SI
0 1 0 A4 3
Byte
1 0 D7 6 5 4 3 2 1 D0 2
SO
ENC28J60
4.2.4 Escribir en la memoria BFER
COMANDO
El buffer de escritura de memoria (WBM) permite que el comando
controlador de host para escribir bytes en la integracin de 8 Kbytes
transmitir y recibir la memoria buffer.
Si el bit en el registro AutoInc ECON2 se encuentra, despus de
el ltimo bit de cada byte que se escribe, el puntero EWRPT
automticamente se incrementa para apuntar a la siguiente
direccin secuencial (direccin actual + 1). Si la direccin,
1FFFh, se escribe con AutoInc conjunto, el puntero de escritura
se incrementar a 0000h.
El comando WBM se inicia mediante la reduccin del pin CS.
El cdigo de operacin WBM debe ser enviada a la
ENC28J60, seguido por el 5-bit constante, 1Ah. Despus de
el comando WBM y constante se envan los datos a
ser almacenados en la memoria apuntada por EWRPT debe
se va a desplazar a MSb primero en el ENC28J60. Despus de 8
datos
bits son recibidos, el puntero de escritura automtica
incremento si AutoInc se establece. El controlador de host puede
continuar proporcionando los relojes en el pin SCK y enviar
datos sobre el pasador de la IS, sin aumentar los CS, a seguir
escribiendo a
la memoria. De esta manera, con AutoInc habilitado,
Es posible escribir continuamente bytes secuencial a la
bfer de memoria sin ningn tipo de adicional comando SPI
gastos generales.
El comando WBM se termina por la educacin de la
CS pin. Consulte la Figura 4-6 para una ilustracin detallada de
la secuencia de escribir.
El comando de BFS se inicia tirando de la baja pin CS.
El cdigo de operacin BFS se enva, seguido de un 5-bit
direccin (A4 a travs de A0). La direccin de 5-bit identifica
cualquiera de los registros ETH en el banco actual. Despus de la
BFS comando y la direccin se envan, el byte de datos
que contiene el campo de bits de informacin establecidos deben
ser enviados,
MSB primero. Los datos proporcionados sern lgicamente OR para
el contenido del registro dirigida a la salida
borde de la lnea SCK para el bit D0.
Si la lnea de CS se sube antes de los ocho bits
carga, la operacin se interrumpir para que los datos
byte. La operacin BFS es terminado por elevar el
CS pin.
4.2.6 Bit de comando de campo claro
El campo de bits transparente (BFC) comando se utiliza para aclarar
de 8 bits en cualquiera de los registros de control de ETH. Tenga en
cuenta que
este comando no se puede utilizar en los registros de MAC,
MII registros, registros PHY o memoria intermedia. El BFC
comando utiliza el byte de datos proporciona para realizar un poco-
sabio NOTAND operacin en el registro dirigida
contenido. Por ejemplo, si un registro ha contenido
de F1h y el comando BFC fue ejecutado con una
operando de 17h, el registro se puede cambiar a
que el contenido del E0h.
El comando BFC se inicia mediante la reduccin del pin CS.
El cdigo de operacin BFC debe ser enviada, seguido de un
5-bits (A4 a travs de A0). La direccin de 5 bits
identifica alguno de los registros ETH en el banco actual.
Tras el comando de BFC y la direccin se envan, una base de datos
de bytes que contiene la informacin de campo poco claro debe
ser enviados, el MSB en primer lugar. Los datos proporcionados
sern lgicamente
invertido y, posteriormente, AND a los contenidos de
el registro de abordar en el flanco de la SCK
lnea para el bit D0.
La operacin de BFC se termina llevando el pin CS
de alto. Si CS se sube antes de ocho bits se cargan,
la operacin se interrumpir para ese byte de datos.
4.2.5 Campo de bits comando SET
El Conjunto de bits (BFS) comando se utiliza para establecer a
8 bits en cualquiera de los registros de control de ETH. Tenga en
cuenta que este
comando no se puede utilizar en los registros de MAC, MII
registros, registros PHY o memoria intermedia. La com-BFS
comando utiliza el byte de datos proporciona para realizar un bit a bit
U operacin en el contenido del registro en cuenta.
FIGURA 4-6:
CS
0
SCK
Cdigo de
operacin
SI
0 1 1
Escribir en la memoria BFER secuencia de comandos
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23
Direccin
1 1 0 1 0
Byte 0
7 6 5 4 3 2 1 D0 7 6 5
Byte 1
4 3 2 1 0
SO
ENC28J60
4.2.7 SISTEMA DE COMANDO DE REINICIAR
El comando de restablecimiento del sistema (SRC) permite que el
anfitrin
controlador para ejecutar un comando del sistema Soft Reset.
A diferencia de otros comandos de SPI, el SRC es un solo
byte de comando y no funciona en ningn registro.
El comando se inicia tirando de la baja pin CS. La
Cdigo de operacin de SRC es el enviado, seguido de un arranque
en caliente de 5 bits
comando constante de 1Fh. La operacin de SRC es
terminado por elevar el pin CS.
La figura 4-7 muestra una ilustracin detallada del Sistema
Reset de secuencia de comandos. Para ms informacin sobre
Soft Reset SRC, se refieren a Seccin 11.2 "Sistema de
Reset ".
FIGURA 4-7:
CS
REAJUSTE SISTEMA DE COMANDO DE SECUENCIA
0
SCK
1 2 3 4 5 6 7
Cdigo de
operacin
SI
1 1 1 1
Los datos constantes (1Fh)
1 1 1 1
SO
ENC28J60
5.0 ETHERNET GENERAL
Antes de discutir el uso de la ENC28J60 como
Interfaz Ethernet, puede ser til para revisar el
estructura de una trama de datos tpico. Los usuarios que requieran
ms
informacin debe referirse a la norma IEEE 802.3
que es la base para el protocolo Ethernet.
principio del paquete Ethernet. Por lo tanto, el trfico se ve en
el cableado de par trenzado aparecer como se muestra en
Figura 5-1.
5.1.1 PREMBULO / start-of-MARCO
DELIMITER
5.1 Paquete Formato
Normal, compatible con IEEE 802.3 tramas Ethernet son
entre 64 y 1518 bytes de longitud. Se componen de
cinco o seis campos diferentes: una direccin MAC de destino, un
direccin MAC de origen, un campo de tipo / longitud, carga de
datos,
un campo de relleno opcional y una redundancia cclica
(CRC). Adems, cuando se transmite en el
Ethernet medio, un campo de prembulo de 7 bytes y Puesta-De
Frame (SOF) byte delimitador se aaden a la
Al transmitir y recibir datos con el
ENC28J60, el prembulo y de comienzo del cuadro delimitador
bytes se generar automticamente o despojado de
los paquetes cuando se transmiten o reciben. La
controlador de host no tiene que preocuparse por
ellos. Normalmente, el controlador de host no tambin es necesario
preocuparse por el relleno y la CDN, que el
ENC28J60 tambin ser capaz de generar automticamente
durante la transmisin y verificar cuando se recibe. La
relleno y los campos de la Convencin, sin embargo, se escribir en
el bfer de recepcin cuando llegan los paquetes, por lo que puede
ser
evaluada por el controlador de host si es necesario.
FIGURA 5-1: ETHERNET formato de paquetes
Nmero
de Bytes
Campo Comentarios
7
1
6
6
2
Utilizados en la
Clculo
de la FCS
46-1500
Prembulo
SFD
DA
SA
Tipo / Longitud
Filtrados por el mdulo
Inicio de trama Delimitador
(Filtrados por el mdulo)
Direccin de destino,
tales como Multicast, broadcast o unicast
Direccin de origen
Tipo de paquetes o la longitud del paquete
Datos
De paquetes de carga til
(Con relleno opcional)
Relleno
4
FCS(1) Secuencia de comprobacin - CRC
Nota 1: El FCS se transmite a partir de 31 bits y terminando con el bit 0.
ENC28J60
5.1.2 Direccin de destino 5.1.5 DATOS
El campo de direccin de destino es un campo de 6 bytes lleno de
la direccin MAC del dispositivo que el paquete se dirige
a. Si el bit menos significativo del primer byte de la MAC
direccin se establece, la direccin es un destino de multidifusin.
Para
ejemplo, 01-00-00-00-F0-00 y 33-45-67-89-AB-CD
son las direcciones de multidifusin, mientras que 00-00-00-00-F0-
00 y
32-45-67-89-AB-CD no lo son.
Los paquetes con las direcciones de destino de multidifusin se
diseado para llegar y ser importante para un grupo seleccionado
de nodos Ethernet. Si el campo de direccin de destino es el
direccin reservada de multidifusin, FF-FF-FF-FF-FF-FF, el
paquete es un paquete de difusin y que ser dirigido a
todos comparten la red. Si los menos significativos
poco en el primer byte de la direccin MAC est claro, el
es una direccin de unidifusin y ser diseado para
el uso de slo el nodo en cuenta.
El ENC28J60 incorpora filtros que pueden recibir
se utiliza para descartar o aceptar paquetes con multidifusin,
La difusin y / o direcciones Unicast destino.
Cuando la transmisin de paquetes, la controladora de host es
el responsable de escribir la direccin de destino deseada
en el bfer de transmisin.
El campo de datos es un campo de longitud variable, entre 0
a 1500 bytes. Grandes paquetes de datos Ethernet violar
normas y ser dado de baja por la mayora de los nodos de
Ethernet.
El ENC28J60, sin embargo, es capaz de transmitir y
recepcin de paquetes ms grandes cuando el enorme cuerpo
Activar
bit se establece (MACON3.HFRMEN = 1).
5.1.6 RELLENO
El campo de relleno es un campo de longitud variable aadida a
cumplir con los requisitos de la especificacin IEEE 802.3, cuando
cargas de datos se utilizan pequeas. El destino, el origen,
tipo de datos y el relleno de un paquete Ethernet debe ser
no menor de 60 bytes. Aadir la necesaria de 4 bytes
Campo CRC, los paquetes deben ser no menores de 64 bytes. Si
el campo de datos es menor que 46 bytes de longitud, un campo de
relleno
es necesario.
Cuando la transmisin de paquetes, el ENC28J60 automticamente
genera cero si el relleno MACON3.PADCFG <02:00>
bits se configura para hacerlo. De lo contrario, el anfitrin de control-
ler manualmente debe agregar relleno para el paquete antes de
transmitirlo. El ENC28J60 no impedir que los
transmisin de paquetes de medida inferior que el anfitrin
comandos del controlador del tipo de accin.
Cuando la recepcin de paquetes, el ENC28J60 automticamente
rechaza los paquetes que tienen menos de 18 bytes, es
asume que un paquete tan pequeo no contiene ni
el mnimo de direcciones de origen y destino, tipo de
la informacin y la suma de comprobacin FCS requerido para todos
los paquetes
ets. Todos los paquetes de 18 bytes y mayor ser objeto de
el estndar de recibir los criterios de filtrado y puede ser
aceptado como el trfico normal. Para cumplir con los estndares
IEEE 802.3
requisitos, la aplicacin en s tendr que inspeccionar
todos los paquetes recibidos y rechazar los menores de
64 bytes.
5.1.3 Direccin de origen
El campo de direccin de origen es un campo de 6 bytes lleno con el
Direccin MAC del nodo que cre la Ethernet
paquete. Los usuarios de la ENC28J60 debe generar un
nica direccin MAC de cada controlador utilizado.
Direcciones MAC constan de dos partes. Los tres primeros
bytes que se conoce como el orgnico Unique
Identifier (OUI). OUI se distribuyen por el IEEE. La
ltimos tres bytes son bytes de la direccin a la discrecin de
la empresa que adquiri la OUI.
Cuando la transmisin de paquetes, la fuente asignada MAC
La direccin debe escribirse en el bfer de transmisin por el
controlador de host. El ENC28J60 no automticamente
transmitir el contenido de los registros que MAADR
se utilizan para el Unicast filtro de recepcin.
5.1.7 CRC
El campo CRC es un campo de 4 bytes que contiene una indus-
tratar estndar de 32-bit CRC calculado con los datos de
el destino, origen, tipo de datos y los campos de relleno.
Cuando la recepcin de paquetes, el ENC28J60 comprobar la
CRC de cada paquete entrante. Si es ERXFCON.CRCEN
, los paquetes con CRC vlidos sern automticamente
descartado. Si CRCEN es clara y el paquete cumple con todos los
reciben otros criterios de filtrado, el paquete ser por escrito
en el bfer de recepcin y el controlador de host se
capaz de determinar si la Convencin era vlida la lectura de la
recibir vector de estado (vase Seccin 7.2 "Recibir
Paquetes ").
Cuando la transmisin de paquetes, el ENC28J60 se auto-
automticamente genera un CRC vlido y transmitirlo si el
MACON3.PADCFG <02:00> bits son configurados para producir
este. De lo contrario, el controlador de host debe generar la
CRC y se coloca en el buffer de transmisin. Teniendo en cuenta la
com-
complejidad del clculo de un CRC, es muy recomendable
que los bits PADCFG ser configurado de tal manera que el
ENC28J60 generar automticamente el campo CRC.
5.1.4 Tipo / Longitud
El campo tipo / longitud es un campo de 2 bytes que define
que el protocolo de paquetes de datos siguientes pertenece.
Alternativamente, si el campo se llena con el contenido de
05DCh (1500) o cualquier otro nmero ms pequeo, el campo es
considerado como un campo de longitud y se especifica la cantidad
de
no el relleno de datos que sigue en el campo de datos. Los usuarios
la implementacin de redes de propiedad pueden optar por tratar
este campo como un campo de longitud, mientras que las
aplicaciones implementan-
cin de protocolos como el Protocolo de Internet (IP) o
Address Resolution Protocol (ARP), debe programar
este campo con el tipo apropiado definido por el
especificacin del protocolo, cuando la transmisin de paquetes.
ENC28J60
6.0 INICIALIZACIN 6.2 Bfer de transmisin
Antes de la ENC28J60 se puede utilizar para transmitir y
recibir los paquetes, la configuracin de ciertos dispositivos deben
ser inicial-
industrializados. Dependiendo de la aplicacin, una configuracin
opciones puede ser necesario cambiar. Normalmente, estas tareas
puede llevarse a cabo una vez despus de Reset y no
hay que cambiar a partir de entonces.
Toda la memoria que no es utilizado por el bfer de recepcin
considerado el bfer de transmisin. Los datos que se
transmitida debe ser escrito en el espacio no utilizado.
Despus de un paquete se transmite, sin embargo, el hardware
a escribir un vector de estado de siete bytes en la memoria despus
de
el ltimo byte en el paquete. Por lo tanto, el anfitrin de control-
ler debe dejar por lo menos siete bytes entre cada
paquete y el comienzo del bfer de recepcin. No
accin explcita es necesaria para iniciar la transmisin
buffer.
6.1 Bfer de recepcin
Antes de recibir los paquetes, el bfer de recepcin debe
se inicia mediante la programacin de la ERXST y ERXND
Punteros. Toda la memoria entre e incluyendo las
ERXST y direcciones ERXND estar dedicada a la
recibir hardware. Se recomienda que la ERXST
Puntero ser programados con una direccin par.
Aplicaciones esperan grandes cantidades de datos y
la entrega de paquetes con frecuencia puede asignrsele la mayor
parte de
la memoria del bfer de recepcin. Las aplicaciones que
puede ser necesario para salvar a mayores paquetes o varias
paquetes listos para su transmisin debe asignar menos
la memoria.
Al programar el puntero ERXST o ERXND, el
copia de hardware interno de los registros se ERXWRPT
automticamente se actualiza con el valor de ERXST. Este
valor se utilizar como punto de partida cuando la
recibir hardware comienza a escribir los datos recibidos. La
ERXWRPT registros son actualizados por el nico hardware
cuando un nuevo paquete es recibido con xito.
Nota: Despus de escribir a ERXST o ERXND, el
ERXWRPT registros no se actualizan
inmediatamente, y slo el hardware interno
copia de los registros es ERXWRPT
comparingif updated.Therefore,
(ERXWRPT = = ERXST) no es prctico en
una rutina de inicializacin del firmware.
6.3 Recibe Filtros
Los filtros adecuados de recepcin debe ser activada o
discapacitados por escribir en el registro ERXFCON. Ver
Seccin 8.0: "Recibid filtros" para obtener informacin sobre cmo
para configurarlo.
6.4 Esperando OST
Si el proceso de inicializacin se ejecuta inmediatamente,
inmediatamente despus de un Power-on Reset, el ESTAT.CLKRDY
poco debe ser entrevistados para asegurarse de que el tiempo
suficiente
que haya transcurrido antes de proceder a modificar el MAC y
PHY registros. Para ms informacin sobre la OST, consulte
Seccin 2.2 "Oscillator Start-up Timer".
Para fines de seguimiento, los registros deben ERXRDPT
Adems puede programar con el mismo valor. A
ERXRDPT programa, el controlador de host que escribir a
ERXRDPTL primero, seguido por ERXRDPTH. Ver
Seccin 7.2.4 "Liberar Espacio en bfer de recepcin" para
ms informacin.
ENC28J60
6.5 MAC Configuracin de inicializacin
4.
Varios de los registros MAC requiere configuracin
durante la inicializacin. Esto slo debe hacerse una vez;
el orden de la programacin no es importante.
1. Establecer el bit de Marxen en MACON1 para que el
MAC para recibir tramas. Si utiliza dos vas, la mayora de los
las aplicaciones deben tambin establecer y TXPAUS
RXPAUS para permitir IEEE define el control de flujo de
funcin.
Configurar el PADCFG, TXCRCEN y
FULDPX trozos de MACON3. La mayora de las aplicaciones
debe permitir el relleno automtico de por lo menos
60 bytes y siempre aade un CRC vlido. Para
conveniencia, muchas aplicaciones pueden desear
establecer
el bit FRMLNEN as para permitir que la longitud del marco
informes de estado. El bit FULDPX se debe establecer
si la aplicacin se conecta a un
full-duplex configurar nodo remoto, de lo contrario
se debe dejar claro.
Configure los bits en MACON4. Para conformar-
equivalente a las estndar IEEE 802.3, establece la
DIFERIR poco.
5.
Programa de la MAMXFL se registra en el maxi-
longitud madre marco que se le permita recibir
o transmitida. Los nodos de la red son normales
diseado para manejar los paquetes que son 1518 bytes
o menos.
Configurar el Back-to-Back entre paquetes brecha
registrar, MABBIPG. La mayora de aplicaciones pro-
gramo de este registro con 15h cuando Full-Duplex
se utiliza el modo y las 12h cuando modo Half-Duplex
se utiliza.
Configurar el No-Back-to-Back entre paquetes
Brecha de registro bajo byte, MAIPGL. La mayora de las
aplicaciones
se registra en este programa de 12 horas.
Si half duplex se utiliza, la no proliferacin-Back to-Back
Brecha entre paquetes registrar byte alto, MAIPGH,
debe ser programado. La mayora de aplicaciones
programa de este registro a 0Ch.
Si modo Half-Duplex se utiliza, el programa
Retransmisin y los registros de colisiones de ventanas,
MACLCON1 y MACLCON2. La mayora de las aplicaciones
no ser necesario cambiar los valores predeterminados por
omisin.
Si la red se extiende sobre excepcionalmente larga
cables, el valor predeterminado de MACLCON2 puede
ser necesario un aumento.
El programa de la direccin local de MAC en el
MAADR1: MAADR6 registros.
2. 6.
7.
8.
3.
9.
REGISTRO 1.6:
U-0
-
bit 7
Leyenda:
R = poco legible
-N = Valor en POR
bit 7-5
bit 4
bit 3
MACON1: MAC REGISTRO DE CONTROL 1
U-0
-
U-0
-
R-0
r
R/W-0
TXPAUS
R/W-0
RXPAUS
R/W-0
PASSALL
R/W-0
Marxen
bit 0
TXPAUS: Control de pausa transmisin de la trama bit de habilitacin
1= Permitir que el MAC para transmitir tramas de pausa de control (necesarios para el control de flujo full-
duplex)
0= No permitir la transmisin de tramas de PAUSA
RXPAUS: Control de pausa la recepcin de tramas bit de habilitacin
1= Inhibicin de las transmisiones de tramas de pausa cuando el control se reciben (operacin
normal)
0= Ignorar tramas de pausa de control que se reciben
PASSALL: Pase todos los cuadros recibidos bit de habilitacin
1= Marcos de control recibidas por el MAC se escribe en el bfer de recepcin si no se filtra
0= Marcos de control sern descartados despus de ser procesados por el MAC (operacin normal)
Marxen: Recibe MAC Activar bit
1= Activar los paquetes a ser recibidos por el MAC
0= Desactivar la recepcin de paquetes
bit 2
bit 1
bit 0
ENC28J60
REGISTRO 6.2:
R/W-0
PADCFG2
bit 7
Leyenda:
R = poco legible
-N = Valor en POR
bit 7-5
R/W-0 R/W-0
PADCFG0
R/W-0
TXCRCEN
R/W-0
PHDREN
R/W-0
HFRMEN
R/W-0
FRMLNEN
R/W-0
FULDPX
bit 0
PADCFG1
PADCFG2: PADCFG0: Automtica Pad y los bits de CRC de configuracin
111 = Todas las tramas cortas se rellenan con 64 bytes y un CRC vlido cero, entonces se agregar
110 = No hay relleno automtico de tramas cortas
101 = MAC detectar automticamente VLAN marcos de Protocolo, que tiene un campo de tipo de 8100h y auto-
automticamente pad de 64 bytes. Si el marco no es un marco de VLAN, que se rellenar a 60 bytes. Despus de
relleno, un CRC vlido ser aadido.
011 = Todas las tramas cortas se rellenan con 64 bytes y un CRC vlido cero, entonces se agregar
001 = Todas las tramas cortas se rellenar a 60 bytes y un CRC vlido cero, entonces se agregar
TXCRCEN: Transmitir CRC bit de habilitacin
1= MAC se aade un CRC vlido para todos los marcos de transmisin de bits sin PADCFG. TXCRCEN
se debe establecer si los bits PADCFG especificar que un CRC vlido ser aadido.
0= MAC no se aade un CRC. Los ltimos 4 bytes ser revisado y si es un invlido CRC, que ser
inform en el vector de estado de transmisin.
PHDREN: Cabecera de propiedad Habilitar poco
1= Marcos present a la MAC contiene un encabezado de propiedad de 4 bytes que no se utilizar cuando
el clculo del CRC
0= No cabecera de propiedad est presente. El CRC se cubren todos los datos (servicio normal).
HFRMEN: Marco enorme bit de habilitacin
1= Marcos de cualquier tamao podrn ser transmitidos y recibidos
0= Marcos grande que MAMXFL se interrumpir cuando se transmiten o reciben
FRMLNEN: Comprobacin marco longitud permiten poco
1= El campo tipo / longitud de las tramas transmitidas y recibidas sern revisados. Si representa una longitud, la
tamao del cuadro se comparan los desajustes y se informar en el vector de estado de transmisin / recepcin.
0= Longitud del marco no se puede comparar con el campo tipo / longitud
FULDPX: MAC Full-Duplex bit de habilitacin
1= MAC funcionar en modo Full-Duplex. Poco PDPXMD tambin se debe establecer.
0= MAC funcionar en modo Half-Duplex. Poco PDPXMD tambin debe ser clara.
bit 4
bit 3
bit 2
bit 1
bit 0
ENC28J60
REGISTRO 6.3:
U-0
-
bit 7
Leyenda:
R = poco legible
-N = Valor en POR
bit 7
bit 6
R/W-0
DIFERIR
R/W-0
BPEN
R/W-0
NOBKOFF
U-0
-
U-0
-
R-0
r
R-0
r
bit 0
Aplazar: Diferir la transmisin de bit de habilitacin (se aplica a half duplex solamente)
1= Cuando el medio est ocupado, el MAC esperar indefinidamente para que se libere cuando se trata de
para transmitir (utiliza esta configuracin para el cumplimiento de IEEE 802.3 )
0= Cuando el medio est ocupado, el MAC se cancelar la transmisin despus de que el aplazamiento excesivo
se alcanza el lmite
BPEN: No Backoff Durante contrapresin bit de habilitacin (se aplica a half duplex solamente)
1= Despus de cierto causando una colisin durante la contrapresin, el MAC se iniciar de inmediato
la retransmisin
0= Despus de cierto causando una colisin durante la contrapresin, el MAC se demora con el binario
Algoritmo de backoff exponencial antes de intentar volver a transmitir (operacin normal)
NOBKOFF: No Backoff bit de habilitacin (se aplica a half duplex solamente)
1= Despus de una colisin, el MAC de inmediato comenzar la retransmisin
0= Despus de una colisin, el MAC se demora utilizando el algoritmo de backoff exponencial binario antes de
intentar volver a transmitir (operacin normal)
bit 5
bit 4
bit 3-2
bit 1-0
REGISTRO 4.6:
U-0
-
bit 7
Leyenda:
R = poco legible
-N = Valor en POR
bit 7
bit 6-0
MABBIPG: MAC Back-to-back entre paquetes GAP REGISTRO
R/W-0 R/W-0
BBIPG5
R/W-0
BBIPG4
R/W-0
BBIPG3
R/W-0
BBIPG2
R/W-0
BBIPG1
R/W-0
BBIPG0
bit 0
BBIPG6
BBIPG6: BBIPG0: Back-to-Back entre paquetes brecha bits de tiempo de retardo
Cuando FULDPX (MACON3 <0>) = 1:
Tiempo de picar compensar demora entre el final de una transmisin y el comienzo de la siguiente en una
back-to-back secuencia. El valor del registro debe ser programado para el periodo deseado en tiempos mordisquear
menos 3. La configuracin recomendada es de 15 horas que representa el mnimo IEEE especifica entre paquetes
Gap (IPG) de 9,6 o .
Cuando FULDPX (MACON3 <0>) = 0:
Tiempo de picar compensar demora entre el final de una transmisin y el comienzo de la siguiente en una
back-to-back secuencia. El valor del registro debe ser programado para el periodo deseado en tiempos mordisquear
menos 6. La configuracin recomendada es de 12 horas que representa el mnimo IEEE especifica entre paquetes
Gap (IPG) de 9,6 o .
ENC28J60
6.6 PHY Configuracin de inicializacin
Dependiendo de la aplicacin, los bits en tres de los PHY
registros del mdulo tambin puede ser necesario configuracin.
El bit PHCON1.PDPXMD controla parcialmente la
dispositivo half / full-duplex de configuracin. Normalmente, este bit
se ha inicializado correctamente por el circuito externo (ver
Seccin 2.6 "LED de configuracin"). Si el exterior
circuito no est presente o incorrecta, sin embargo, el anfitrin
controlador deber programar el bit de forma adecuada. Por otra
parte,
de un sistema configurable externamente, el poco PDPXMD
puede ser ledo y el poco FULDPX ser programado para
partido.
Para el funcionamiento adecuado duplex, el PHCON1.PDPXMD
poco tambin debe coincidir con el valor de la MACON3.FULDPX
bits.
Si se utiliza semidplex, el controlador de host pueden desear
establecer
el bit PHCON2.HDLDIS para evitar automtica
bucle de los datos que se transmite.
El registro PHY, PHLCON, controla las salidas de
ADEL y LEDB. Si una aplicacin requiere de un LED
configuracin distinta de la predeterminada, debe ser PHLCON
alterado para ajustarse a las nuevas exigencias. Los ajustes para
LED de funcionamiento se analizan en Seccin 2.6 "LED
De configuracin ". El registro PHLCON se muestra en la
Registro de 2-2 (pgina 9).
REGISTRO 5.6:
U-0
-
de 15 bits
R/W-0
r
bit 7
Leyenda:
R = poco legible
-N = Valor en POR
de 15 bits
de 14 bits
PHCON2: PHY REGISTRO DE CONTROL 2
R/W-0 R/W-0
TXDIS
R/W-0
r
R/W-0
r
R/W-0
JABBER
R/W-0
r
R/W-0
HDLDIS
de 8 bits
R/W-0
r
R/W-0
r
R/W-0
r
R/W-0
r
R/W-0
r
R/W-0
r
R/W-0
r
bit 0
FRCLNK
FRCLNK: PHY fuerza poco Linkup
1= Fuerza linkup incluso cuando no hay interlocutor de enlace se
detecta
TXDIS: Transmisor de par trenzado de bit de
desactivacin
1= Desactivar el transmisor de par trenzado
Jabber: Correccin de bit de desactivacin de Jabber
1= Desactivar la correccin de jabber
HDLDIS: PHY Half-Duplex de bucle invertido de bit de desactivacin de
Cuando PHCON1 <8> = 1o PHCON1 <14> = 1:
Este bit se ignora.
Cuando PHCON1 <8> = 0y PHCON1 <14> = 0:
1= Los datos transmitidos slo ser enviado por la interfaz de par trenzado
0= Los datos transmitidos se coloc detrs de la MAC y se enva por la interfaz de par trenzado
de 13 bits
11/12 bits
de 10 bits
bit 9
de 8 bits
bit 7-0
ENC28J60
NOTAS:
ENC28J60
7.0
7.1
Y TRANSMITIR
PAQUETES DE RECEPCIN
Los paquetes de transmisin
El MAC en el interior del ENC28J60 automticamente ge-
comi el prembulo y el inicio de trama campos delimitador
durante la transmisin. Adems, el MAC puede generar
cualquier relleno (si es necesario) y de la Convencin si se configura
para hacer
as. El controlador de host debe generar y escribir todos los dems
campos de la trama en el buffer de memoria para la transmisin.
Adems, el ENC28J60 requiere un paquete por un solo
byte de control de preceder al paquete para su transmisin. La
por paquete byte de control se organiza como se muestra en
Figura 7-1. Antes de la transmisin de paquetes, el MAC
registros que alteran las caractersticas de transmisin
debe ser inicializado como se documenta en Seccin 6.0
"Inicializacin".
Para un ejemplo de cmo transmitir el paquete entero y
los resultados se ver en la memoria, consulte la Figura 7-2.
FIGURA 7-1: FORMATO DE BYTES POR PAQUETE DE CONTROL
-
bit 7
bit 7-4
bit 3
Sin usar
- - - PHUGEEN PPADEN PCRCEN POVERRIDE
bit 0
PHUGEEN: Por Paquete enorme cuerpo bit de habilitacin
Cuando POVERRIDE = 1:
1= El paquete ser transmitido en su totalidad
0= El MAC se transmiten hasta el nmero de bytes especificado por MAMXFL. Si el paquete es ms grande
que MAMXFL, ser abortado despus de MAMXFL se alcanza.
Este bit se ignora.
bit 2 PPADEN: Por relleno de paquetes bit de habilitacin
1= El paquete se rellenar con 60 bytes de cero si es menor de 60 bytes
0= El paquete se transmite sin aadir bytes de relleno
Este bit se ignora.
bit 1 PCRCEN: Por Paquete CRC bit de habilitacin
1= A vlida CRC se calcula y se adjunta a la estructura
0CRC = No se puede aadir. Los ltimos 4 bytes de la trama se comprueba su validez como
CRC.
Este bit se ignora.
bit 0 POVERRIDE: Por bit de paquetes Override
1= Los valores de PCRCEN, PPADEN y PHUGEEN anular la configuracin definida por
MACON3
0= Los valores de MACON3 se utilizar para determinar la forma en que el paquete se transmitir
ENC28J60
FIGURA 7-2: EJEMPLO DE ESQUEMA DE TRANSMISIN DE
PAQUETES
Direccin Memoria Descripcin
PHUGEEN, PPADN,
PCRCEN y POVERRIDE
Los punteros de bfer
ETXST = 0120h 0120h
0121h
0122h
0Eh
datos [1]
de datos [2]
Control
Paquete de datos
Direccin de destino,
Direccin de origen,
Tipo / Duracin y datos
ETXND = 0156h
0156h
0157h
0158h
0159h
016Ah
016Bh
016Ch
016Dh
016Eh
datos [m]
tsv [07:00]
tsv [15:08]
tsv [23:16]
tsv [31:24]
tsv [39:32]
tsv [47:40]
tsv [55:48]
Estado del vector
Estado del vector
Escrito por el hardware
Inicio de la siguiente paquete
Para lograr el diseo de ejemplo que se muestra en la Figura 7-2 y
transmitir un paquete, el controlador de host debe:
1. Adecuadamente el programa de la ETXST Puntero
apuntan a una ubicacin en la memoria no utilizada. Ser
punto en el byte de control de paquetes por persona. En el
ejemplo, se puede programar para 0120h. Es
recomienda que la direccin incluso se utiliza para
ETXST.
Utilice el comando WBM SPI para escribir el por
paquete de byte de control, la direccin de destino, el
direccin MAC de origen, el tipo / longitud y la
datos de carga til.
Adecuadamente el programa del puntero ETXND. Lo
debe apuntar al ltimo byte de la carga de datos.
En el ejemplo, sera programado para
0156h.
Claro EIR.TXIF, EIE.TXIE set y set EIE.INTIE
para permitir una interrupcin cuando se hace (si lo desea).
Iniciar el proceso de transmisin mediante el establecimiento
de
ECON1.TXRTS.
2.
DMA y el motor de la transmisin comparten la misma memoria
acceso al puerto. Del mismo modo, si el DMAST poco en ECON1 se
encuentra
despus TXRTS ya est establecido, la DMA esperar hasta que el
TXRTS poco se hace evidente antes de hacer nada. Mientras que
la transmisin est en marcha, ninguno de los sin sombra
bits (excepto para los bits del registro EECON1) en la tabla 7-2
debe ser cambiado. Adems, ninguno de los bytes que se van
transmisin deben ser ledos o escritos a travs de la SPI.
Si el controlador de host desea cancelar la transmisin,
se puede borrar el bit TXRTS.
Cuando el paquete se termina la transmisin o se aborta
debido a un error / cancelacin, el bit se ECON1.TXRTS
ser limpiado, un vector de transmisin de siete bytes de estado se
por escrito a la ubicacin indicada por ETXND + 1, el
EIR.TXIF se establecer y una interrupcin se generar
(Si est activado). Los punteros de ETXST y ETXND no
ser modificado. Para comprobar si el paquete fue exitosamente
transmisin, el bit ESTAT.TXABRT debe ser ledo. Si
que se estableci, la controladora de host pueden interrogar a los
ESTAT.LATECOL poco, adems de los diversos campos en
el estado de transmisin vectorial para determinar la causa. La
transmisin del vector de estado est organizado como se muestra
en
Tabla 1.7. Multi-byte campos se escriben en little-endian
formato.
3.
4.
5.
Si una operacin de DMA estaba en marcha, mientras que el TXRTS
poco
se estableci, el ENC28J60 esperar hasta que el DMA opera-
cin se completa antes de intentar transmitir la
paquete. Este posible retraso es necesario porque el
ENC28J60
TABLA 7-1:
Poco
55-52
51
50
49
48
47-32
31
30
29
28
27
26
25
24
23
22
21
Cero
Transmitir la trama con la etiqueta VLAN
Contrapresin aplicada
Transmitir la trama pausa de control
Transmitir la trama de control
Total de bytes transmitidos on Wire
Transmitir agotamiento
Transmitir Gigante
Transmitir colisin tarda
Transmitir colisin excesivo
Transmitir excesiva Aplazar
Transmitir el paquete Aplazar
Transmitir de difusin
Transmitir multidifusin
Transmitir Hecho
Longitud de transmisin fuera de rango
Error transmitir la longitud del cheque
TRANSMITIR VECTORES ESTADO
Campo
0
Longitud / tipo de trama de campo de contenidos 8100h que es el protocolo VLAN
identificador.
Deteccin de portadora contrapresin mtodo fue aplicado con
anterioridad.
La trama transmitida fue un marco de control con un cdigo de operacin de pausa
vlida.
La trama transmitida fue un marco de control.
Nmero total de bytes transmitidos en el cable para el paquete actual, incluyendo
todas las
bytes de los intentos chocaron.
Reservados. Este bit siempre ser '0 '.
Nmero de bytes para el cuadro fue mayor que MAMXFL.
Colisin se produjo fuera de la ventana de colisin (MACLCON2).
Paquete fue abortada despus de que el nmero de colisiones superado el
mximo de retransmisin (MACLCON1).
Paquete fue aplazado en ms de 24.287 tiempos de bit (2,4287 m).
Paquete fue aplazado por lo menos un intento, pero menos de una excesiva
diferir.
Direccin de destino del paquete es una direccin de difusin.
Direccin de destino del paquete es una direccin de multidifusin.
Transmisin del paquete se termin.
Indica que el tipo de cuadro / campo longitud era ms grande que 1500 bytes (tipo
de campo).
Indica que la longitud del marco de valor de campo en el paquete no coincide con el
longitud real de bytes de datos y no es un tipo de campo. MACON3.FRMLNEN
se debe establecer en este error.
El CRC adjunta en el paquete no coincide con la generada internamente
CRC.
Nmero de colisiones del paquete actual se haya incurrido durante la transmisin
intentos. Se aplica a los paquetes de transmisin con xito y, como tal,
no muestran la cantidad mxima posible de 16 colisiones.
Nmero total de bytes en el marco de no contar bytes choc.
Descripcin
20
19-16
Transmitir un error de CRC
Transmitir el Conde de colisin
15-0 Recuento de bytes de
transmisin
ENC28J60
TABLA 7-2:
Registro
Nombre
EIE
EIR
ESTAT
ECON1
ETXSTL
ETXSTH
ETXNDL
ETXNDH
MACON1
MACON3
MACON4
MABBIPG
MAIPGL
MAIPGH
MACLCON1
MACLCON2
MAMXFLL
MAMXFLH
Leyenda:
Nota 1:
RESUMEN DE LOS REGISTROS UTILIZA la transmisin de paquetes
Bit 7
INTIE
-
INT
TXRST
-
-
-
PADCFG2
-
-
-
-
-
-
Bit 6
PKTIE
PKTIF
Bufer
RXRST
-
-
-
PADCFG1
DIFERIR
Bit 5
DMAIE
DMAIF
r
DMAST
-
-
-
PADCFG0
BPEN
Bit 4
LINKIE
LINKIF
LATECOL
CSUMEN
Bit 3
TXIE
TXIF
-
TXRTS
Bit 2
r
r
RXBUSY
RXEN
Bit 1
TXERIE
TXERIF
TXABRT
BSEL1
Bit 0
RXERIE
RXERIF
CLKRDY(1)
BSEL0
Reajustar
Valores
en la pgina
13
13
13
13
13
TX Inicio alta Byte (ETXST <12:08>)
Byte TX de gama alta (ETXND <12:08>)
r
TXCRCEN
NOBKOFF
TXPAUS
PHDREN
-
RXPAUS
HFRMEN
-
PASSALL
FRMLNEN
r
Marxen
FULDPX
r
13
13
13
14
14
14
14
14
14
14
14
14
14
TX Inicio Byte Low (ETXST <07:00>)
Byte TX Low End (ETXND <07:00>)
No-Back-to-Back entre paquetes Byte brecha baja (MAIPGL <06:00>)
No-Back-to-Back entre paquetes Byte brecha alta (MAIPGH <06:00>)
-
-
- - Mximo retransmisin (RETMAX <03:00>)
Ventana de colisin (Colwin <05:00>)
- = No se han aplicado, r = poco reservado. Las casillas sombreadas no se utilizan.
Restablece CLKRDY a '0 'en el poder-en Reset, pero no se ve afectada en todas las
restauraciones otros.
ENC28J60
7.2
7.2.1
Los paquetes que reciben
HABILITACIN DE RECEPCIN
Suponiendo que el bfer de recepcin se ha inicializado,
la MAC se ha configurado correctamente y recibe el
filtros han sido configurados para recibir Ethernet
paquetes, la controladora de host debe:
1.
2.
Si se desea una interrupcin cada vez que un paquete se
recibido, y establecer EIE.PKTIE EIE.INTIE.
Si se desea una interrupcin cada vez que un paquete se
bajaron debido a la insuficiencia de espacio en el bfer, claro
EIR.RXERIF y establecer tanto EIE.RXERIE y
EIE.INTIE
Permitir la recepcin mediante el establecimiento de
ECON1.RXEN.
Despus de la recepcin est activada, los paquetes que no son
filtrado se escribe en el bfer de recepcin circular.
Cualquier paquete que no cumple con el filtro necesario
criterios sern descartados y el controlador de host no se
tiene alguna forma de identificar un paquete que fue arrojado
de distancia. Cuando un paquete es aceptado y completo
escrito en el bfer, el registro EPKTCNT se incre-
cin, el bit EIR.PKTIF se establecer, una interrupcin se
generados (si est activado) y el puntero de escritura en el
hardware,
ERXWRPT, avanzar automticamente.
7.2.2 RECIBE DISEO DE PAQUETES
3.
Despus de establecer RXEN, el modo dplex y recibir la
Los punteros de inicio y fin de bfer no debe ser modificada.
Adems, para evitar que paquetes no esperados de arriv-
cin, se recomienda que RXEN ser aprobados antes de
alterar la configuracin del filtro de recibir (ERXFCON) y
De direcciones MAC.
Figura 7-3 muestra el diseo de un paquete recibido. La
los paquetes son precedidos por un encabezado de seis bytes que
contiene un puntero prximo paquete, adems de recibir una
vector de estado que contiene estadsticas de recibir, incluyendo
ING tamao del paquete. Este vector de estado de recepcin se
muestra en la Tabla 7.3.
Si el ltimo byte en el paquete termina en un valor impar
direccin, el hardware se aade automticamente un relleno
byte al avanzar el puntero de escritura de hardware. Como
por ejemplo, todos los paquetes que se iniciar en un lmite de par.
FIGURA 7-3: MUESTRA DE RECIBIR EL PAQUETE DISEO
Direccin Memoria Descripcin
Paquete N - 1
101Fh
1020h
1021h
1022h
1023h
1024h
1025h
1026h
1027h
Paquete N
6EH
10h
RSV [07:00]
RSV [15:08]
RSV [23:16]
RSV [30:24]
datos [1]
de datos [2]
Byte bajo
Byte alto
estado [07:00]
estado [15:08]
estado [23:16]
estado [31:24]
Final del paquete anterior
Puntero prximo Paquete
Recibe vector de estado
1059h
106Ah
106Bh
106Ch
106Dh
106Eh
Paquete de N + 1
datos [m-3]
datos [m-2]
datos [m-1]
datos [m]
crc [31:24]
crc [23:16]
crc [15:08]
crc [07:00]
De paquetes de datos: Direccin de destino,
Direccin de Origen, Tipo / Longitud, datos,
Relleno, el CRC
Byte Saltado para asegurar la
Incluso Buffer Direccin
Inicio de la siguiente paquete
ENC28J60
TABLA 7-3:
Poco
31
30
29
28
27
26
25
24
23
22
21
20
19
18
Cero
Recibe tipo VLAN Detectado
Recibe Opcode Desconocido
Recibe Marco pausa de control
Recibe Marco de Control
Regate Nibble
Recibe paquete de difusin
Recibir paquetes de multidifusin
Recibi Ok
Duracin fuera de rango
Compruebe la longitud de error
Error CRC
Reservado
Evento portador visto anteriormente Indica que en algn momento desde la ltima recepcin, un evento portador fue
detectado. El evento transportista no est asociado con este paquete. Un transportista
evento es una actividad en el canal de recepcin que no se traduce en un paquete
esfuerzo por el recibir.
Indica que un paquete de ms de 50.000 veces poco tenido lugar o que un paquete
se
disminuido desde el ltimo mensaje recibido.
Indica la longitud de la trama recibida. Esto incluye el destino
direccin, direccin de origen, tipo / longitud, los datos, el relleno y los campos de la
Convencin. Este
campo se almacena en formato little-endian.
En el caso de que la aplicacin tena que hacer al azar
el acceso al paquete, que sera necesario para manu-
aliado de calcular el ERDPT adecuado, teniendo cuidado de no
ms all del final del bfer de recepcin si el paquete se extiende
la ERXND a ERXST buffer lmite. En otras palabras,
dada la direccin de inicio de paquetes y un desplazamiento
deseado, el
aplicacin debe seguir la lgica se muestra en la
Ejemplo 7-1.
Recibir vectores ESTADO
Campo
0
Marco actual fue reconocido como un marco de VLAN etiquetadas.
Marco actual fue reconocido como un marco de control, pero que contena una
opcode desconocido.
Marco actual fue reconocido como un marco de control que contiene una pausa vlido
marco de cdigo de operacin y una direccin de destino vlida.
Marco actual fue reconocido como un marco de control para tener una validez
Tipo / duracin de la designacin como un marco de control.
Indica que despus de la final de este paquete, un perodo de 1 a 7 bits se
recibido. Los bits adicionales fueron desechados.
Indica que el paquete recibido haba una direccin de difusin vlido.
Indica que el paquete recibido haba una direccin de multidifusin
vlida.
Indica que en el paquete tenan un CRC vlido y sin errores de smbolo.
Indica que el tipo de cuadro / campo de longitud fue mayor de 1500 bytes (campo de tipo).
Indica que la longitud del marco de valor de campo en el paquete no coincide con el
longitud real de bytes de datos y especifica una longitud vlida.
Indica que el valor marco de la Convencin de campo no coincide con el CRC calculado
por el MAC.
Descripcin
17
16
15-0
Reservado
Largo Evento / Entrega de eventos
Byte recibido Conde
7.2.3 LECTURA Paquetes recibidos
Para procesar el paquete, el controlador de host normalmente
usar el comando RBM SPI y empezar a leer desde el
a partir del puntero siguiente paquete. El controlador de host
guardar el puntero prximo Paquete, los bytes necesarios
del vector de estado recibe y luego proceder a leer
el contenido real del paquete. Si ECON2.AUTOINC se establece,
ser capaz de leer secuencialmente todo el paquete sin
nunca modificar los registros ERDPT. El puntero de lectura
automticamente envolver al final de la circular
bfer de recepcin hasta el principio.
Ejemplo 7-1: ACCESO AL AZAR clculo de la direccin
si la direccin de paquetes Inicio + Offset> ERXND, a
continuacin,
ERDPT = Paquete de Direccin de inicio + Desplazamiento - (ERXND - ERXST +
1)
ms
ERDPT = Direccin de inicio de paquete + Offset
ENC28J60
7.2.4 LIBERAR A RECIBIR espacio de bfer
Despus de que el controlador de host ha procesado un paquete (o
parte
del paquete) y los deseos de liberar el espacio de bfer utilizado
por los datos procesados, la controladora de host debe
avanzar en el bfer de recepcin puntero de lectura, ERXRDPT.
El ENC28J60 siempre escribir, pero no incluyendo
cin, la memoria apuntada por el bfer de recepcin Leer
Puntero. Si el ENC28J60 siempre intenta sobrescribir el
Recibe bfer de lectura ubicacin del puntero, el paquete de
el progreso se interrumpir, el EIR.RXERIF se fijar
y una interrupcin se generar (si est activado). En este
forma, el hardware no se sobreponen
paquetes sin procesar. Normalmente, el ERXRDPT se
avanzadas para el valor al que apunta el siguiente paquete
Puntero que precede a la del vector de estado para recibir
el paquete actual. Despus de ese procedimiento no se
requiere clculos puntero a cuenta para el embalaje
al final de la circular de bfer de recepcin.
El bfer de recepcin Leer Byte puntero de baja
(ERXRDPTL registro) es internamente buffer para prevenir
el puntero se mueva cuando slo un byte se actualiza
a travs de la SPI. Para mover ERXRDPT, el anfitrin de control-
ler que escribir a ERXRDPTL primero. La escritura se actualizar
el buffer interno, pero no afectar a la caja registradora. Cuando
el controlador de host escribe ERXRDPTH, los desplazados internos
byte buffer baja se cargar en la ERXRDPTL
registrar al mismo tiempo. Los bytes ERXRDPT puede ser
leer en cualquier orden. De su lectura, el valor real
de los registros sern devueltos. Como resultado, el
byte buffer de baja no se puede leer.
Adems de avanzar en el bfer de recepcin Leer
Puntero, despus de cada paquete se procesa por completo, el
anfitrin
controlador debe escribir un '1 'en el bit ECON2.PKTDEC.
Si lo hace, har que el EPKTCNT registrarse para
disminuir en 1. Despus de la reduccin, si EPKTCNT es '0 ',
la bandera EIR.PKTIF se borrar automticamente.
De lo contrario, permanece fijo, lo que indica que ms
paquetes en el bfer de recepcin y espera de ser
procesados. Los intentos para disminuir EPKTCNT por debajo de 0
se ignoran. Adems, si el registro de cada vez EPKTCNT
maximiza en el 255, todos los paquetes nuevos que se reciben
se interrumpir, aunque el espacio de bfer suficiente. A
indicar el error, el EIR.RXERIF se establecer y un
La interrupcin se generar (si est activado). Para evitar que esto
condiciones, el controlador de host correctamente debe disminuir
el contador cada vez que un paquete es procesado.
Debido a que slo un puntero est disponible para el control de
amortiguacin
propiedad de la zona, la controladora de host debe procesar
paquetes
ets en el orden de recepcin. Si el controlador de host
quiere salvar a un paquete para ser procesados ms adelante, se
debe
copia del paquete a un lugar no utilizado en la memoria. Lo
puede lograr esto de manera eficiente mediante la integracin
Controlador DMA (ver La seccin 13.0 "directo a la memoria
Controlador de Acceso ").
7.2.5 Recibirn el espacio buffer libre
En cualquier momento el controlador de host desea saber cmo
recibir mucho espacio en el buffer se queda, hay que leer
el puntero de escritura de hardware (ERXWRPT registros) y
compararlo con los registros ERXRDPT. Combinado
con el tamao conocido del bfer de recepcin, el espacio libre
se pueden derivar.
Nota: El ERXWRPT registra slo actualizar
cuando un paquete ha sido exitosamente
recibido. Si el controlador de host se lee slo
antes de que otro paquete con xito
completado, el valor devuelto se puede
rancia y fuera de la duracin mxima de la trama
permitido (MAMXFL) ms 7. Por otra parte,
como el controlador de host lee un byte de
ERXWRPT, un nuevo paquete puede llegar y
actualizar el puntero antes de que el host de control-
ler tiene la oportunidad de leer los otros
byte de ERXWRPT.
Al leer el registro ERXWRPT con la reciben
hardware habilitado de atencin, se debe tener especial a
garantizar los bytes bajo y alto se leen como un juego
conjunto.
Para estar seguro de que un set se obtiene:
1.
2.
3.
4.
Leer el registro EPKTCNT y guardar su
contenido.
Lea ERXWRPTL y ERXWRPTH.
Leer el registro EPKTCNT nuevo.
Compare los dos cargos de paquetes. Si no lo son
el mismo, vuelva al paso 2.
Con el puntero de escritura de hardware obtenidos, la libre
el espacio se puede calcular como se muestra en el ejemplo 7-2. La
hardware prohbe mover el puntero de escritura a la
mismo valor que ocupa ERXRDPT (excepto cuando el
Los punteros de bfer se configura), por lo menos una
byte siempre que no se utilizan en el bfer. En el ejemplo de
clculo refleja los bytes perdidos.
Ejemplo 7-2: RECIBE EL CLCULO BUFFER ESPACIO LIBRE
si ERXWRPT> ERXRDPT, a continuacin,
Espacio libre = (ERXND - ERXST) - (ERXWRPT - ERXRDPT)
else if = ERXWRPT ERXRDPT, a continuacin,
Espacio libre = (ERXND - ERXST)
ms
Espacio libre = ERXRDPT - ERXWRPT - 1
ENC28J60
TABLA 7-4:
Registro
Nombre
EIE
EIR
ESTAT
ECON2
ECON1
ERXSTL
ERXSTH
ERXNDL
ERXNDH
ERXRDPTL
ERXRDPTH
ERXFCON
EPKTCNT
MACON1
MACON3
MAMXFLL
MAMXFLH
Leyenda:
Nota 1:
RESUMEN DE LOS REGISTROS UTILIZA recepcin de paquetes
Bit 7
INTIE
-
INT
AutoInc
TXRST
-
-
-
UCEN
-
PADCFG2
Bit 6
PKTIE
PKTIF
Bufer
PKTDEC
RXRST
-
-
-
ANDOR
-
PADCFG1
Bit 5
DMAIE
DMAIF
r
PWRSV
DMAST
-
-
-
CRCEN
-
PADCFG0
Bit 4
LINKIE
LINKIF
LATECOL
r
CSUMEN
Bit 3
TXIE
TXIF
-
VRPS
TXRTS
Bit 2
r
r
RXBUSY
-
RXEN
Bit 1
TXERIE
TXERIF
TXABRT
-
BSEL1
Bit 0
RXERIE
RXERIF
CLKRDY
-
BSEL0
(1)
Reajustar
Valores
en la pgina
13
13
13
13
13
13
13
13
13
13
13
RX Inicio Byte bajo (ERXST <07:00>)
Inicio RX de alta Byte (ERXST <12:08>)
Byte RX de gama alta (ERXND <12:08>)
RX RD Byte Pointer Alto (ERXRDPT <12:08>)
PMEN
r
TXCRCEN
MPEN
TXPAUS
PHDREN
ENTONCES
RXPAUS
HFRMEN
MCEN
PASSALL
FRMLNEN
BCEN
Marxen
FULDPX
RX RD Byte Pointer baja (ERXRDPT <07:00>)
14
14
14
14
14
14
Ethernet de paquetes Conde
- = No se han aplicado, r = poco reservado. Las casillas sombreadas no se utilizan.
ENC28J60
8.0 FILTROS DE RECIBIR
Para minimizar los requerimientos de procesamiento de la mquina
controlador, el ENC28J60 incorpora varias diferentes
recibir filtros que automticamente puede rechazar paquetes
que no son necesarios. Seis tipos diferentes de paquetes
filtros se aplican:

Unicast
Perfil de Compatibilidad
Magic Packet
Tabla hash
Multicast
Emisin
Los filtros individuales son configurados por el ERXFCON
registro (Registro 8-1). Ms de un filtro puede estar activa
en un momento dado. Adems, los filtros se puede configurar
medidos por el poco ANDOR que sea lgica y, o
O lgica, las pruebas de varios filtros. En otras palabras,
los filtros se pueden configurar para que los paquetes slo se acepta
por
todos los filtros activos son aceptados, o un paquete aceptado por
cualquier filtro uno es aceptado. Los diagramas de flujo en la Figura
1.8
y la Figura 2.8 muestran el efecto que cada uno de los filtros
tienen en funcin del ajuste de ANDOR.
El dispositivo puede entrar en modo promiscuo y recibir
todos los paquetes en la limpieza del registro ERXFCON. La
configuracin adecuada de un registro depender de la
requisitos de aplicacin.
ENC28J60
REGISTRO 8.1:
R/W-1
UCEN
bit 7
ERXFCON: ETHERNET filtro de recepcin REGISTRO DE CONTROL
R/W-1
CRCEN
R/W-0
PMEN
R/W-0
MPEN
R/W-0
ENTONCES
R/W-0
MCEN
R/W-1
BCEN
bit 0
R/W-0
ANDOR
Leyenda:
R = poco legible
-N = Valor en POR
bit 7
'0 '= Bit Bit es clearedx = se desconoce
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
UCEN: Unicast filtro de bit de habilitacin
Cuando ANDOR = 1:
1= Los paquetes que no tienen una direccin de destino coincida con el local de la direccin MAC se descarta
0= Filtro discapacitados
Cuando ANDOR = 0:
1= Los paquetes con una direccin de destino coincida con el local de la direccin MAC se aceptarn
ANDOR: Y / O poco Seleccione Filtro
1= Y: Los paquetes sern rechazados a menos que todos los filtros permiti aceptar el paquete
0= O: Los paquetes sern aceptados a menos que todos los filtros permiti rechazar el paquete
CRCEN: Post-filtro CRC indique lo poco
1= Todos los paquetes con un invlido CRC ser descartado
0= La validez de la Convencin se tendr en cuenta
PMEN: Perfil de Compatibilidad con filtro de bit de habilitacin
Cuando ANDOR = 1:
1= Los paquetes deben cumplir con los criterios de coincidencia de patrones o los dejars de lado
Cuando ANDOR = 0:
1= Paquetes que cumplen los criterios de coincidencia de patrones se aceptarn
MPEN: Magic Packet Filter bit de habilitacin
Cuando ANDOR = 1:
1= Los paquetes deben ser paquetes mgicos para el local de la direccin MAC o los dejars de lado
Cuando ANDOR = 0:
1= Paquetes Magic para la direccin local de MAC se aceptarn
ENTONCES: Filtro de tabla hash bit de habilitacin
Cuando ANDOR = 1:
1= Los paquetes deben cumplir con los criterios de la tabla hash o los dejars de lado
Cuando ANDOR = 0:
1= Los paquetes que cumplen los criterios de la tabla hash se aceptarn
MCEN: Multicast filtro Activar poco
Cuando ANDOR = 1:
1= Los paquetes deben tener el bit menos significativo puesto en la direccin de destino o los dejars de lado
Cuando ANDOR = 0:
1= Los paquetes que tienen el bit menos significativo en la direccin de destino se aceptarn
BCEN: Activar filtro de difusin poco
Cuando ANDOR = 1:
1= Los paquetes deben tener una direccin de destino de la FF-FF-FF-FF-FF-FF o los dejars de lado
Cuando ANDOR = 0:
1= Los paquetes que tienen una direccin de destino de FF-FF-FF-FF-FF-FF ser aceptada
ENC28J60
FIGURA 8-1: RECIBE filtrado mediante la lgica OR
De paquetes detectados on Wire,
ANDOR = 0(O)
UCEN, PMEN,
MPEN, ENTONCES,
MCEN y BCEN
todo claro?
No
S
UCEN set?
S
Unicast
paquete?
S
CRCEN set?
No
No No
S
PMEN set?
S
Patrn
los partidos?
S
CRCEN vlida?
S
Aceptar el paquete
No No
No
Rechazar paquetes
MPEN set?
S
Magic Packet
para nosotros?
S
No No
ENTONCES fijar?
S
Tabla hash
bit?
S
No No
MCEN set?
S
Multicast
destino?
S
No No
BCEN set?
S
Emisin
destino?
No
S
No
ENC28J60
FIGURA 8-2: RECIBE filtrado mediante Y LGICA
De paquetes detectados on Wire
ANDOR = 1(Y)
UCEN set?
S
Unicast
paquete?
No
No S
PMEN set?
S Patrn
los partidos?
No
No S
MPEN set?
S
Magic Packet
para nosotros?
S
No
No
ENTONCES fijar?
S
Tabla hash
bit?
No
No S
MCEN set?
S
Multicast
destino?
No
No S
BCEN set?
S Emisin
destino?
S
No
No
No
CRCEN set?
S
No
CRC vlido?
S
Aceptar el paquete Rechazar paquetes
ENC28J60
8.1 Unicast filtro
El Unicast reciben cheques del filtro del destino
la direccin de todos los paquetes entrantes. Si el destino
direccin coincide exactamente con el contenido de la MAADR
registros, el paquete se cumplen los criterios de filtro de Unicast.
los criterios de filtro no se cumplan de inmediato, incluso si el
mscara de bits correspondientes son '0 '. El Partido Patrn
Registros de suma de comprobacin debe ser programado para la
suma que se espera para los bytes seleccionados.
El checksum se calcula de la misma manera que
el mdulo de DMA calcula sumas de comprobacin (ver
Seccin 13.2 "Los clculos de suma de comprobacin"). Bytes de
datos
que tienen los bits correspondientes mscara programado a '0 '
se eliminan por completo los efectos del clculo de la
de control, en comparacin con el tratamiento de los bytes de datos
como
cero.
Por ejemplo, si la aplicacin desea filtrar todos los
paquetes con una fuente en particular la direccin MAC de
00-04-A3-FF-FF-FF, se podra programar el patrn
Partido compensar a 0000h y luego el conjunto de bits 6 y 7 de
EPMM0 y los bits 0, 1, 2 y 3 de EPMM1 (suponiendo que todos los
otros bits son la mscara de '0 '). La suma de comprobacin
adecuada de pro-
gramos en los registros de EPMCS sera 0x5BFC. Como
una configuracin alternativa, se podra programar el
desplazamiento
a 0006h y conjunto de bits 0, 1, 2, 3, 4 y 5 de EPMM0. La
de control seguira siendo 5BFCh. Sin embargo, el segundo
caso sera menos deseable como paquetes de menos de
70 bytes de longitud no podra cumplir con el Pattern Match
criterios, aunque podra generar la adecuada
de control dada la configuracin de la mscara.
Otro ejemplo de un filtro de patrones es
ilustra en la Figura 3.8.
8.2 Perfil de Compatibilidad con
filtro
El filtro Pattern Match selecciona hasta 64 bytes de la
paquete de entrada y calcula una suma de control IP de la
bytes. La suma de comprobacin se compara con el EPMCS
registros. El paquete cumple el filtro Pattern Match
criterios, si la suma de comprobacin calculada coincide con la
EPMCS
registros. El filtro del partido patrn puede ser til para
filtrado de paquetes de datos que han esperado en su interior.
Para utilizar el filtro Pattern Match, la controladora de host debe
programa coincide con el patrn de desplazamiento (EPMOH:
EPMOL),
todos los bytes mscara patrn del partido (EPMM7: EPMM0)
y el Pattern Match Checksum par del registro
(EPMCSH: EPMCSL). El Partido Patrn offset debe
cargar con el desplazamiento desde el inicio de la des-
tino campo de la direccin a la ventana de 64 bytes que se
ser utilizado para el clculo de suma de comprobacin. Dentro de la
64-byte ventana, cada byte individual puede ser selectiva
incluidos o excluidos del clculo de suma de comprobacin
mediante el establecimiento o borrar el bit correspondiente en el
patrn
Coinciden con la mscara. Si se recibe un paquete que podra
causar
la ventana de 64-bits para extender ms all del final de la CDN,
FIGURA 8-3: PATRN DE LA MUESTRA DEL PARTIDO
Configuracin de entrada:
EMPOH: EPMOL = 0006h
EPMM7: EPMM0 = 0000000000001F0Ah
EPMCSH: EPMCSL = 563Fh
Campo
Recibido
Datos
Byte #
DA SA Tipo / Longitud Datos FCS
11 22 33 44 55 66 77 88 99 AA BB CC 00 5A
0 1 2 3 4 5 6 7 8 9 10 11 12 13
09 0A 0B 0C 0D. . . 40. . . FE 45 23 01
14 15 16 17 18. . . 70. . .
Bytes utilizados para
Checksum Computacin
64-Byte ventana utilizada
para Pattern Match
Los valores utilizados para Checksum Computacin = {88h, AAh, 09h, 0Ah, 0Bh, 0Ch, 0Dh, 00h}
(00h byte de relleno aadido por hardware)
Nota: Los datos recibidos se muestran en hexadecimal. Nmero de bytes se muestran en formato decimal.
ENC28J60
8.3 Magic Packet Filter
El filtro de paquetes Magic comprueba la direccin de destino
y los campos de datos de todos los paquetes entrantes. Si el destino
direccin coincide con los registros y los datos MAADR
campo tiene un patrn de Magic Packet vlida en algn lugar
dentro de ella, entonces el paquete se reunir con el filtro de
paquetes Magic
criterios. El patrn de paquetes Magic se compone de una
sincronizacin
patrn de seis bytes 0xFF, seguido de 16 repeticiones de la
direccin de destino. Consulte la Figura 8-4 para una muestra de
Magic
Paquete.
FIGURA 8-4: Paquete de muestra Magic FORMATO
Recibido
Datos
11 22 33 44 55 66
77 88 99 AA BB CC
00 FE
09 0A 0B 0C 0D 0E
FF FF FF FF FF 00
FF FF FF FF FF FF
11 22 33 44 55 66
11 22 33 44 55 66
11 22 33 44 55 66
11 22 33 44 55 66
11 22 33 44 55 66
11 22 33 44 55 66
11 22 33 44 55 66
11 22 33 44 55 66
11 22 33 44 55 66
11 22 33 44 55 66
11 22 33 44 55 66
11 22 33 44 55 66
11 22 33 44 55 66
11 22 33 44 55 66
11 22 33 44 55 66
11 22 33 44 55 66
19 1A 1B 1C 1D 1E
EF 54 32 10
FCS
Datos
Repite de diecisis
La direccin de estacin
Sync Patrn
Campo
DA
SA
Tipo / Longitud
Comentarios
8.4 Filtro de tabla hash 8.5 Multicast filtro
De la tabla hash filtro de recepcin lleva a cabo una Convencin
sobre la
seis bytes de direccin de destino en el paquete. El CRC es
entonces se utiliza como un puntero en los bits de los registros de
EHT.
Si el puntero apunta a un poco lo que se establece, el paquete
cumple con los criterios de la tabla hash del filtro. Por ejemplo, si el
CRC se calcula que es 0x5, bit 5 de la tabla hash se
ser revisado. Si se establece, los criterios de la tabla hash filtro
ser satisfechas. Si cada parte est claro en la tabla hash, el filtro
criterios no se cumplen. Del mismo modo, si cada bit se establece
en
de la tabla hash, los criterios de filtro siempre se cumplen.
La multidifusin reciben cheques de filtrar el destino
la direccin de todos los paquetes entrantes. Si los menos
significativos
bit del primer byte de la direccin de destino se establece, el
paquete se cumplen los criterios de filtro de multidifusin.
8.6 Filtro de difusin
La emisin de recibir cheques de filtrar el destino
la direccin de todos los paquetes entrantes. Si el destino
direccin es FF-FF-FF-FF-FF-FF, el paquete se reunir
los criterios de difusin del filtro.
ENC28J60
9.0 El modo dplex
CONFIGURACIN Y
NEGOCIACIN
2. Si la colisin se produce despus de que el nmero de bytes
especificada por la "ventana de colisin" en
MACLCON2 se transmitieron, el paquete ser
inmediatamente abortado sin ningn tipo de retransmisin
intentos. Por lo general, en el estndar IEEE 802.3
redes que se han configurado correctamente, esta tarde
colisin no se producir. La intervencin del usuario puede
ser
necesarios para corregir el problema. Este problema se
puede
se producen como consecuencia de un nodo de dplex
completo de intentar
a transmitir en el medio half-duplex. Alter-
Afortunadamente, el ENC28J60 puede estar tratando de
operar en modo Half-Duplex, si bien puede ser
conectado a una red full-duplex. Excesivamente
cableado de longitud y tamao de la red tambin puede ser
un
posible causa de colisiones tardas.
El ENC28J60 no es compatible con dplex automtico
negociacin. Si est conectado a una doble cara automtica
negociacin permiti conmutador de red Ethernet o control
ler, el ENC28J60 se detectar como un half-duplex
dispositivo. Para comunicarse en modo Full-Duplex, la
ENC28J60 y el nodo remoto (switch, router o
Controlador Ethernet) se deben configurar manualmente para
full-duplex.
9.1 Semidplex
El ENC28J60 funciona en modo Half-Duplex, cuando
MACON3.FULDPX = 0y PHCON1.PDPXMD = 0. Si
slo uno de estos dos bits se establece, el ENC28J60 se
en un estado indeterminado y no funcione correctamente.
Dado que el cambio entre los modos dplex completo y medio-
puede dar lugar a este estado indeterminado, el anfitrin de control-
ler no debe transmitir ningn paquete (mantener
ECON1.TXRTS claro) y recepcin de paquetes debe ser
discapacitados (ECON1.RXEN y ESTAT.RXBUSY debe
ser claros) durante este perodo.
En modo Half-Duplex, slo un controlador Ethernet pueden
se transmite en el medio fsico en cualquier momento. Si
el controlador de host establece el bit ECON1.TXRTS,
solicitando que se transmite un paquete, mientras que otro
Controlador Ethernet ya est transmitiendo, el
ENC28J60 se demora, esperando a que el transmisor remoto
para detener. Despus de la transmisin se detiene, el ENC28J60
intentar transmitir su paquete. Si otra Ethernet
controlador comienza a transmitir en aproximadamente la misma
momento en que el ENC28J60 comienza a transmitir, los datos
sobre
el alambre se corrompen y se va a producir una colisin.
El hardware se encargar de esta condicin en una de las dos
maneras:
1. Si la colisin se produce antes de que el nmero de bytes
especificada por la "ventana de colisin" en
La MACLCON2weretransmitted,
Poco ECON1.TXRTS permanece fijo, de forma aleatoria
volver exponencial de retraso transcurrir tal como se define
por la especificacin IEEE 802.3 y luego una nueva
intento de transmitir el paquete desde el prin-
Ning se producir. El controlador de host no ser necesario
para intervenir. Si el nmero de retransmisin
los intentos de los partidos ya la retransmisin "
Mxima "(RETMAX) se define en MACLCON1,
el paquete ser abortada y ECON1.TXRTS
se borrar. El controlador de host ser
responsable de tomar las medidas adecuadas. La
controlador de host ser capaz de determinar que el
paquete fue abortado en lugar de ser el xito-
totalmente transmitida por la lectura del ESTAT.TXABRT
bandera. Para ms informacin, consulte Seccin 7.1
"Paquetes de transmisin". Una transmisin de abortar se
causar la interrupcin de error de transmisin.
Cuando se ajusta en modo Half-Duplex, el valor por defecto
Restablecer
configuracin de bucle se transmite paquetes a
s mismo. A menos que la configuracin de filtro de recepcin las
filtra
paquetes hacia fuera, que se escribir en la circular recibir
buffer, al igual que cualquier otro trfico de red. Para evitar que esto
comportamiento, el controlador de host debe establecer el
PHCON2.HDLDIS poco.
9.2 Operacin Full-Duplex
El ENC28J60 funciona en modo Full-Duplex cuando
MACON3.FULDPX = 1y PHCON1.PDPXMD = 1. Si
slo uno de estos dos bits es claro, el ENC28J60 se
estar en un estado indeterminado y no funciona correctamente.
Dado que el cambio entre los modos dplex completo y medio-
puede dar lugar a este estado indeterminado, el anfitrin de control-
ler no debe transmitir ningn paquete (mantener
ECON1.TXRTS claro) y recepcin de paquetes debe ser
discapacitados (ECON1.RXEN y ESTAT.RXBUSY debe
ser claros) durante este perodo.
En modo Full-Duplex, los paquetes sern transmitidos
al mismo tiempo mientras que los paquetes pueden ser recibidos.
Dado
esto, es imposible que causen colisiones cuando trans-
mitting paquetes. Varios campos de configuracin, tales como
"Mximo de retransmisin" (RETMAX) en MACLCON1
y "Ventana de colisin" (Colwin) en MACLCON2, se
no ser utilizado.
Cuando se ajusta en modo Full-Duplex, el valor por defecto
Restablecer
configuracin no se repetirn los paquetes transmitidos de nuevo a
s mismo. Si se desea loopback con fines de diagnstico, el
Poco PHCON1.PLOOPBK debe ser fijado por el anfitrin
controlador. Habilitacin de bucle en modo Full-Duplex se
deshabilitar el controlador de par trenzado de salida y pasar por alto
todas las
datos de entrada, por lo tanto, despreciando los enlace (si se ha
establecido).
Todos los paquetes recibidos como resultado de la loopback config-
guracin estar sujeto a todos los habilitados reciben filtros, slo
como el trfico de red normal sera.
ENC28J60
NOTAS:
ENC28J60
10.0 CONTROL DE FLUJO
El ENC28J60 implementa el control de flujo por hardware para
ambos modos Full y Half Duplex. El funcionamiento de este
funcin vara en funcin de qu modo se est utilizando.
disminuir automticamente cada 512 tiempos de bit o 51.2 o .
Mientras que el temporizador de cuenta atrs, recepcin de
paquetes
sigue activado. Si llegan nuevos marcos de pausa, el temporizador
se reinicializa con el valor de pausa nuevo temporizador. Cuando
el contador llegue a cero o se enva una trama con un cero
valor de tiempo de pausa, la direccin MAC que recibi la pausa
marco se reanudar la transmisin de los paquetes pendientes. A
evitar que un marco de una pausa de detener todo el trfico en la
toda la red, switches y routers Ethernet no
propagar tramas de pausa de control en modo Full-Duplex.
La operacin de pausa slo se aplica al destinatario.
Una red de ejemplo se muestra en la Figura 10-1. Si
Un equipo iban a ser la transmisin de datos demasiado
el ENC28J60 en modo Full-Duplex, el ENC28J60
puede transmitir una trama de control de pausa para detener la
descarga
que se est enviando a la misma. El switch Ethernet se
tomar el marco de una pausa y dejar de enviar datos a la
ENC28J60. Si el equipo A contina enviando datos, el
Ethernet switch bfer los datos para que pueda ser
transmitida ms tarde, cuando su temporizador expira pausa. Si el
Ethernet switch comienza a quedarse sin espacio de amortiguacin,
que se
probable transmitir un marco de control de pausa de su propia
Equipo A. Si, por alguna razn, el interruptor de Ethernet
no genera un marco de control de pausa de su cuenta, o
uno de los nodos no controla correctamente la pausa
marco que recibe, los paquetes sern inevitablemente
cay. En cualquier caso, la comunicacin entre
El equipo A y equipo B siempre ser completamente
afectadas.
10.1 Modo Half-Dplex
En modo Half-Duplex, establecer el bit EFLOCON.FCEN0
hace el control de flujo para estar habilitado. Cuando FCEN0 se
establece,
un patrn continuo de prembulo alterna '1 's y
'0 'S (55h) se transmiten automticamente en el
Ethernet medio. Todos los nodos conectados a ver el
transmisin y, o bien no transmite nada, a la espera
para la transmisin de la ENC28J60 para poner fin, o intentar
para transmitir y de inmediato la causa de una colisin. Porque
una colisin ocurrir siempre, no hay nodos en la red
sern capaces de comunicarse entre s y no
nuevos paquetes van a llegar.
Cuando el controlador de host cuenta la ENC28J60 a
transmitir un paquete de ECON1.TXRTS ajuste, la
patrn prembulo dejar de ser transmitida. Un Inter-
Retardo de paquetes brecha pasar tal como est configurada por el
registro
MABBIPG y luego el ENC28J60 intentar
transmitir su paquete. Durante la demora, brecha entre paquetes,
otros nodos pueden comenzar a transmitir. Porque todo el trfico
se ha atascado con anterioridad, varios nodos puede comenzar
transmisin y una serie de colisiones pueden ocurrir. Cuando
el ENC28J60 xito termina la transmisin de su
paquete o se anule l, la transmisin del prembulo
patrn se reiniciar automticamente. Cuando el anfitrin
controlador desea ya no hay atasco de la red, debe
borrar el bit FCEN0. La transmisin ser el prembulo
cese y la operacin normal de la red se reanudar.
Teniendo en cuenta los efectos perjudiciales de la red que son
posibles
y la falta de eficacia, no se recomienda que
half-duplex de control de flujo se utiliza menos que la aplicacin
estar en un entorno de red cerrado con las debidas
pruebas.
FIGURA 1.10: MUESTRA DE FULL-DUPLEX
RED
El equipo A
El equipo B
10.2 Modo dplex completo
En modo Full-Duplex (MACON3.FULDPX = 1), hardware
control de flujo se lleva a cabo por medio de transmisin de
tramas de pausa de control definidas por el IEEE 802.3
especificacin. Tramas de pausa de control son tramas de 64 bytes
que consiste en la direccin de destino de multidifusin reservados
de 01-80-C2-00-00-01, la direccin de origen del emisor,
un cdigo de operacin de pausa especiales, un valor de tiempo de
2 bytes y una pausa
relleno / CRC.
Normalmente, cuando un marco de control de pausa es recibida por
un
MAC, el MAC se termine el paquete se est transmitiendo
y luego dejar de transmitir los marcos de nuevo. La pausa
valor del temporizador se pueden extraer de la estructura de control
y
utiliza para inicializar un temporizador interno. El temporizador
automtico
Ethernet Switch
MCP22S80E N C 28 J
6 0
ENC28J60
Para habilitar el control de flujo en el ENC28J60 en Full-Duplex
modo, el controlador de host debe establecer el TXPAUS y
Bits de RXPAUS en el registro MACON1. Entonces, en cualquier
momento
que el buffer del receptor se est quedando sin espacio, el anfitrin
controlador debe a su vez el control de flujo por escrito el valor
02h en el registro EFLOCON. El hardware del perodo
camente transmitir tramas de pausa cargada con el contador de
tiempo de pausa
valor especificado en los registros EPAUS. El anfitrin
controlador puede seguir transmitiendo sus propios paquetes
sin interferir con el hardware de control de flujo.
Cuando el espacio se ha hecho disponible para ms paquetes
en el bfer de recepcin, el controlador de host que a su vez el flujo
de
control de apagado por escrito el valor 03h al EFLOCON
registro. El hardware se enviar un marco de pausa ltima
carga con un valor de tiempo de pausa de 0000h. Cuando el
marco de una pausa es recibido por el nodo remoto, se
reanudar las operaciones normales de la red.
Cuando RXPAUS se encuentra en el registro MACON1 y un
marco de una pausa vlida llega con un contador de tiempo de
pausa de cero
valor, el ENC28J60 automticamente inhibir
transmisiones. Si el controlador de host establece el
ECON1.TXRTS poco para enviar un paquete, el hardware
simplemente esperar hasta que el temporizador expira antes de
hacer una pausa
tratando de enviar el paquete de compensacin y posteriormente
la TXRTS poco. Normalmente, el controlador de host nunca
Sabemos que un marco de pausa ha sido recibida. Sin embargo, si
es deseable que el controlador de host para saber cuando el
MAC est en pausa o no, se debe establecer el bit en PASSALL
MACON1 y luego manualmente interpretar el control de pausa
cuadros que pueden llegar.
REGISTRO 10/01:
U-0
-
bit 7
Leyenda:
R = poco legible
-N = Valor en POR
bit 7-3
bit 2
EFLOCON: ETHERNET DE FLUJO DE REGISTRO DE CONTROL
U-0
-
U-0
-
U-0
-
U-0
-
R-0
FULDPXS
R/W-0
FCEN1
R/W-0
FCEN0
bit 0
FULDPXS: De slo lectura MAC Full-Duplex poco de sombra
1= MAC est configurado para modo Full-Duplex, FULDPX (MACON3 <0>) se pone
0= MAC est configurado para modo Half-Duplex, FULDPX (MACON3 <0>) es clara
FCEN1: FCEN0: El flujo de bits de habilitacin de control
Cuando FULDPXS = 1:
11 = Enviar un marco de una pausa, con valor de tiempo de un '0 'y luego gire el control de
flujo de
10 = Enviar tramas de pausa peridicamente
01 = Enviar un marco de una pausa luego gire el control de flujo de
00 = Control de flujo de
Cuando FULDPXS = 0:
11 = Control de flujo en
01 = Control de flujo en
bit 1-0
ENC28J60
Tabla 10-1:
Nombre
ECON1
MACON1
MABBIPG
EFLOCON
EPAUSL
EPAUSH
RESUMEN DE LOS REGISTROS DE UTILIZAR CON CONTROL DE FLUJO
Bit 7
TXRST
-
-
-
Bit 6
RXRST
-
-
Bit 5
DMAST
-
-
Bit 4
CSUMEN
r
-
Bit 3
TXRTS
TXPAUS
-
Bit 2
RXEN
RXPAUS
FULDPXS
Bit 1
BSEL1
Bit 0
BSEL0
Reajustar
Valores
en la pgina
13
14
14
FCEN1 FCEN0 14
14
14
PASSALL Marxen
Temporizador pausa Byte bajo valor (EPAUS <07:00>)
Temporizador pausa Byte Alto Valor (EPAUS <15:08>)
Leyenda: - = No se han aplicado, ledo como '0 '. Las casillas sombreadas no se
utilizan.
ENC28J60
NOTAS:
ENC28J60
11.0 REINICIAR
El ENC28J60 diferencia entre varios tipos de
Reset:

Power-on Reset (POR)
Restablecimiento del sistema
Slo transmiten Restablecer
Slo recibir Restablecer
Varios MAC y PHY Restablece Subsistema
Un diagrama de bloques simplificado del circuito de rearme en chip
se muestra en la Figura 11-1.
Figura 11-1: ON-CHIP REINICIO DEL CIRCUITO
Comando Soft Reset
Restablecimiento del
equipo
POR
Restablecimiento del
sistema
Perd mi interfaz de host
Transmitir Restablecer
Restablecer transmisin
Restablecer Recibe
Recibe Restablecer
ENC28J60
11.1 Power-on Reset (POR)
Un encendido pulso de reset se genera en el chip
cuando VDD se eleva por encima de cierto umbral. Este
permite que el dispositivo de inicio en el estado inicializado cuando
VDD es adecuado para la operacin.
El circuito POR siempre est habilitado. Como resultado, la mayora
de los
aplicaciones no es necesario conectar ningn circuito externo
que el pin de reset para asegurar un adecuado restablecimiento en
el poder
arriba. El pin de reset interno de dbil pull-up se mantienen
un nivel lgico alto en el pin normal del dispositivo durante
la operacin.
Para asegurar un funcionamiento adecuado POR, una tasa de
aumento mnimo
para VDD se especifica (parmetro D003). La aplicacin
circuito debe cumplir con este requisito para que el oscilador
La puesta en marcha del temporizador y funciones CLKOUT para
restablecer adecuadamente. Despus de un Power-on Reset, el contenido de la doble puerto
memoria intermedia se desconoce. Sin embargo, todos los registros
Se cargar con sus valores Restablecer especificado. Cierto
partes del ENC28J60 no deben acceder a
inmediatamente despus de una porcin. Ver Seccin 2.2 "oscilador
Start-up Timer " para ms informacin.
Despus de reiniciar el sistema, todos los registros PHY no se debe
leer o escribir por lo menos hasta el 50 o han pasado desde que
el restablecimiento ha terminado. Todos los registros se vuelven a
su
Restablecer valores por defecto. La memoria de buffer de puerto
dual
mantener el estado a travs del restablecimiento del sistema.
11.3 Slo transmiten Restablecer
La transmisin se realiza slo restablecer escribiendo un '1 'para
la TXRST bit en el registro ECON1 utilizando el SPI entre
cara. Si un paquete se transmita cuando el TXRST
poco se estableci, el hardware se borrar automticamente el
TXRTS poco y cancelar la transmisin. Esta accin restablece
la lgica de transmitir solamente. El Restablecimiento del sistema de
forma automtica
realiza la transmisin slo se restablecen. Otro registro y
bloques de control, tales como la gestin de amortiguacin y de
acogida
interfaz, no se ven afectados por una transmisin slo se
restablecen
evento. Cuando el controlador de host desea regresar a
funcionamiento normal, se debe limpiar el TXRST poco.
11.4 Slo recibir Restablecer
11.2 Restablecimiento del
sistema
El restablecimiento del sistema de ENC28J60 se puede lograr
ya sea por el pin de reset, o mediante la interfaz SPI.
El pin de reset asncrono proporciona un mtodo para
desencadenar un restablecimiento del dispositivo externo. A Reset
generado por la celebracin de la baja pin de RESET. La
ENC28J60 tiene un filtro de ruido en el camino que REINICIAR
detecta y hace caso omiso de pequeos pulsos de tiempo,
tRSTLOW, o
menos. Cuando el pin de reset est en alto, el ENC28J60
funcione con normalidad.
El ENC28J60 tambin se puede restablecer a travs de la SPI con el
Sistema de Comando de Reset. Ver Seccin 4.0 "Serial
De interfaz de perifricos (SPI) ".
El pin de reset no ser manejada bajo cualquier interno
Restablece, incluyendo un comando de restablecimiento del sistema
a travs de la
Interfaz SPI.
La recepcin solamente Perd se realiza por escrito un '1 'para
la RXRST bit en el registro ECON1 utilizando el SPI
interfaz. Si la recepcin de paquetes se ha habilitado (el RXEN
poco se estableci) cuando RXRST se estableci, el hardware
automticamente a cero el bit RXEN. Si un paquete se estaba
recibido, sera inmediatamente abortado. Esta accin
restablece recibir solamente la lgica. El restablecimiento del
sistema autom-
realiza automticamente recepcin solamente Reset. Otro registro y
bloques de control, tales como la gestin del buffer y
bloques de interfaz de host, no se ven afectados por una recepcin
nico evento de reinicio. Cuando el controlador de host desea
volver al funcionamiento normal, se debe limpiar el RXRST
bits.
ENC28J60
11.5 PHY Subsistema Restablecer
El mdulo PHY se puede restablecer por escribir un '1 'a la
PRST bit en el registro PHCON1 (Registro 1.11). Todos
el contenido del registro PHY volvern a su restablecimiento
valores por defecto.
A diferencia de Restaura, el PHY no puede ser removido de
Restablecer inmediatamente despus de establecer PRST. La PHY
requiere de un retraso, despus de que el hardware automtica-
automticamente borra la PRST poco. Despus de una restauracin
es emitido, el
controlador de host debe sondear PRST y esperar a que se
claro antes de usar el PHY.
REGISTRO 11/01:
R/W-0
PRST
de 15 bits
R/W-0
r
bit 7
Leyenda:
R = poco legible
-N = Valor en POR
de 15 bits
PHCON1: PHY REGISTRO DE CONTROL 1
U-0
-
U-0
-
R/W-0
PPWRSV
R/W-0
r
U-0
-
R/W-0
PDPXMD(1)
de 8 bits
U-0
-
U-0
-
U-0
-
U-0
-
U-0
-
U-0
-
U-0
-
bit 0
R/W-0
PLOOPBK
PRST: Software PHY Restablecer el bit
1= PHY est procesando un reajuste de software (se restablece automticamente a '0 'cuando
se hace)
PLOOPBK: PHY de bucle invertido poco
1= Todos los datos transmitidos sern devueltos a la MAC. La interfaz de par trenzado se desactivar.
PPWRSV: PHY Power-Down bit
1= PHY se apaga
PDPXMD: PHY poco el modo dplex(1)
1= PHY funciona en modo Full-Duplex
0= PHY funciona en modo Half-Duplex
Restablecer los valores de la modo dplex / bits de estado depende de la conexin de los LED en el pin LEDB (ver
Seccin 2.6 "LED de configuracin" para ms detalles).
de 14 bits
bits 13-12
de 11 bits
de 10 bits
bit 9
de 8 bits
bit 7
bit 6-0
Nota 1:
ENC28J60
NOTAS:
ENC28J60
12.0 INTERRUPCIONES
El ENC28J60 tiene mltiples fuentes de interrupcin y una
interrumpir el pin de salida de la seal de la ocurrencia de eventos
de la controladora de host. El pin de interrupcin est diseada para
el uso de un controlador de host que es capaz de detectar
de bajada.
Las interrupciones se manejan con dos registros. El EIE
registro contiene los bits de habilitacin de interrupcin individual
cada fuente de interrupcin, mientras que el registro contiene EIR
los correspondientes bits de interrupcin de la bandera. Cuando una
interrupcin
ocurre, el indicador de interrupcin se establece. Si la interrupcin es
habilitado en el registro de EIE y el mundial INTIE inter-
Rupt permiten bit est establecido, el pin INT ser conducido bajo
(ver
Figura 12-1).
Nota: A excepcin de la bandera de interrupcin LINKIF,
bits de interrupcin de la bandera se establece cuando
una interrupcin
condicin se produce independientemente del estado
de
su bit correspondiente habilitar o la aso-
ated bit de habilitacin global. Usuario del software
debe garantizar la bandera de interrupcin adecuada
bits son claras antes de activar una alarma.
Esta caracterstica permite que para el sondeo de
software.
Cuando se produce una interrupcin habilitada, el pin de interrupcin
se
siguen siendo bajos hasta que todas las banderas que estn
causando la interrupcin
se borran o tapadas (bit de habilitacin se borra) por el
controlador de host. Si ms de una fuente de interrupcin es
activado, el controlador de host debe hacer una encuesta cada
indicador en el
EIR registro para determinar la fuente (s) de la interrupcin.
Se recomienda que el bit de campo claro (BFC) SPI
comando se utiliza para restablecer los bits de bandera en el EIR
reg-
nistro en lugar del control de escritura normal de Registro
(RGC) de comandos. Esto es necesario para prevenir
sin querer alterar una bandera que los cambios en el
escribir comandos. Los comandos de BFC y Regin del Gran Caribe
son
analiza en detalle en Seccin 4.0 "Serial Peripheral
Interface (SPI) ".
Despus se produce una interrupcin, el controlador de host debe
borrar el bit de habilitacin global para el pin de interrupcin antes de
servicio de la interrupcin. Borrar el bit de habilitacin se
hacer que el pin de interrupcin para volver a la no-afirm
estado (alto). Si lo hace, evitar que el controlador de host
falta de un borde de cada en caso de otra interrupcin
ocurrir mientras la interrupcin inmediata est siendo reparado.
Despus de la interrupcin ha sido reparado, el mundo permiten
poco se puede restaurar. Si un evento de interrupcin se produjo al
mismo tiempo
la interrupcin anterior se encontraba en trmite, el acto de
restablecer el bit de habilitacin mundial causar una cada de
ventaja sobre el pin de interrupcin que se produzca.
FIGURA 1.12: ENC28J60 LGICA DE INTERRUPCIN
PKTIF
PKTIE
DMAIF
PLNKIF
PLNKIE
PGIF
PGEIE
LINKIF
DMAIE
INT
LINKIE
TXIF
TXIE
TXERIF
TXERIE
RXERIF
RXERIE
INTIE
INT
ENC28J60
12.1 INT habilitacin de interrupcin (INTIE)
La interrupcin INT bit de habilitacin (INTIE) es una organizacin
global permite
bits que permite que las alarmas siguientes para impulsar el INT
pin:

Interrupcin de la recepcin de error (RXERIF)
Interrupcin de la transmisin de errores (TXERIF)
Interrupcin de la transmisin (TXIF)
Enlace de interrupcin Cambio (LINKIF)
DMA interrupcin (DMAIF)
Interrupcin de la recepcin de paquetes pendientes
(PKTIF)
Cuando cualquiera de las interrupciones anteriores estn habilitadas
y
generados, el bit virtual, INT en el registro ESTAT
(Registro de 12-1), se establecer en '1 '. Si EIE.INTIE es '1 ', el
Pin INT ser conducido bajo.
12.1.1 REGISTROS DE INTERRUPCIN INT
Los registros asociados con las interrupciones INT son
figura en el registro 12-2, 12-3 Registro, el Registro 12.04
y en el Registro 12.5.
REGISTRO 01/12:
R-0
INT
bit 7
Leyenda:
R = poco legible
-N = Valor en POR
bit 7
ESTAT: ETHERNET ESTADO DE REGISTRO
R-0
r
R/C-0
LATECOL
U-0
-
R-0
RXBUSY
R/C-0
TXABRT
R/W-0
CLKRDY(1)
bit 0
R/C-0
Bufer
C = suprimibles poco
INT: Bit bandera de interrupcin INT
1Interrumpir = INT est pendiente
0= No interrumpir INT est pendiente
Bufer: Buffer Ethernet Error Bit de estado
1= Un Ethernet de lectura o escritura generada tiene un error de buffer (exceso o insuficiencia de
datos)
0= No se ha producido error de bfer
Reservados: Lea como '0 '
LATECOL: Colisin finales de bit de error
1= Una colisin se produjo despus de 64 bytes se haba transmitido
0= No colisiones despus de 64 bytes se han producido
RXBUSY: Recibe poco ocupado
1= Recibir lgica est recibiendo un paquete de datos
0= Recibir lgica est inactivo
TXABRT: Transmitir poco Abortar error
1= La solicitud de transmisin se ha interrumpido
0= No transmitir abortar error
CLKRDY: Reloj Listo poco(1)
1= OST ha caducado; PHY est listo
0= OST sigue contando; PHY no est listo
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
Nota 1:
ENC28J60
REGISTRO 12/02:
R/W-0
INTIE
bit 7
Leyenda:
R = poco legible
-N = Valor en POR
bit 7
EIE: Alarma de Ethernet permiten REGISTRO
R/W-0
DMAIE
R/W-0
LINKIE
R/W-0
TXIE
R/W-0
r
R/W-0
TXERIE
R/W-0
RXERIE
bit 0
R/W-0
PKTIE
INTIE: Interrupcin INT mundial bit de habilitacin
1= Permitir eventos de interrupcin para conducir el pin INT
0= Desactivar todas las actividades de pin INT (pin es impulsado
continuamente alta)
PKTIE: Interrupcin de la recepcin de paquetes pendientes bit de
habilitacin
1= Habilitar interrupcin de la recepcin de paquetes en espera de
0= Deshabilitar interrupcin de la recepcin de paquetes en
espera de
DMAIE: Interrupcin Habilitar DMA poco
1= Activar DMA interrumpir
0= Deshabilitar DMA interrumpir
LINKIE: Estado de enlace de interrupcin Cambiar el bit de
habilitacin
1= Habilitacin de alarma de vincular el cambio de la PHY
0= Desactivar interrumpir vincular el cambio
TXIE: Transmitir el bit de habilitacin
1= Habilitar interrupcin de la transmisin
0= Deshabilitar interrupcin de la
transmisin
TXERIE: Interrupcin de la transmisin de errores bit de
habilitacin
1= Habilitar interrupcin de la transmisin de error
0= Deshabilitar interrupcin de recepcin de error
RXERIE: Interrupcin de la recepcin de error bit de
habilitacin
1= Habilitar interrupcin de la recepcin de error
0= Deshabilitar interrupcin de la recepcin de error
bit 6
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
ENC28J60
REGISTRO 12/03:
U-0
-
bit 7
Leyenda:
R = poco legible
-N = Valor en POR
bit 7
bit 6
C = suprimibles poco
EIR: ETHERNET de solicitud de interrupcin (FLAG) REGISTRO
R-0 R/C-0
DMAIF
R-0
LINKIF
R/C-0
TXIF
R-0
r
R/C-0
TXERIF
R/C-0
RXERIF
bit 0
PKTIF
PKTIF: Recibir paquetes espera poco de la bandera de interrupcin
1= Bfer de recepcin contiene uno o ms paquetes sin procesar; borra cuando se establece PKTDEC
0= Bfer de recepcin est vaco
DMAIF: DMA poco de la bandera de interrupcin
1= DMA copia o de clculo de suma de comprobacin se ha
completado
0= No interrumpir la DMA est pendiente
LINKIF: Enlace poco cambio de la bandera de interrupcin
1= Informes de PHY que el estado del enlace ha cambiado, PHIR leer el registro para borrar
0Status = Enlace no ha cambiado
TXIF: Interrupcin de la transmisin poco
Bandera
1= Transmitir solicitud ha terminado
0= No hay interrupcin de recepcin se
encuentra pendiente de
TXERIF: Indicador de error de transmisin de bits de
interrupcin
1= Un error de transmisin se ha producido
0= No hay error de transmisin se ha producido
RXERIF: Recibe bit de error de la bandera de interrupcin
1= Un paquete fue abortado debido a que hay espacio de bfer suficiente o la cantidad de paquetes es 255
0= No hay interrupcin de la recepcin de error se encuentra pendiente de
bit 5
bit 4
bit 3
bit 2
bit 1
bit 0
ENC28J60
REGISTRO 12/04:
R-0
r
de 15 bits
R-0
r
bit 7
Leyenda:
R = poco legible
-N = Valor en POR
bits 15-6
bit 5
bit 4
R-0
r
R/W-0
r
R/W-0
PLNKIE
R-0
r
R-0
r
R/W-0
PGEIE
r
Phie: Alarma de PHY ACTIVAR REGISTRO
R-0 R-0
r
R-0
r
R-0
r
R-0
r
R-0
r
R-0
r
de 8 bits
R/W-0
r
bit 0
Reservados: Escribe como '0 ', ignora en la lectura
PLNKIE: Enlace PHY interrupcin Cambiar el bit de
habilitacin
1= Link PHY interrupcin de cambios est habilitado
0= Link PHY interrumpir el cambio est desactivado
Reservados: Escribe como '0 ', ignora en la lectura
PGEIE: PHY los eventos de interrupcin el bit de
habilitacin
1= Interrumpe PHY estn habilitados
0= Interrumpe PHY estn desactivados
bit 3-2
bit 1
bit 0
REGISTRO 12/05:
R-x
r
de 15 bits
R-x
r
bit 7
Leyenda:
R = poco legible
-N = Valor en POR
bits 15-6
bit 5
bit 4
r
PHIR: PHY de solicitud de interrupcin (FLAG) REGISTRO
R-x R-x
r
R-x
r
R-x
r
R-x
r
R-x
r
R-x
r
de 8 bits
R-x
r
R-0
r
R/SC-0
PLNKIF
R-0
r
R/SC-0
PGIF
R-x
r
R-0
r
bit 0
SC = Auto-limpieza poco
Reservados: No se puede modificar
PLNKIF: Enlace PHY Cambio de interrupcin de la bandera poco
1= Estado de la conexin PHY ha cambiado desde la ltima lectura PHIR; reinicia a '0 'cuando se
lee
0= Estado de la conexin PHY no ha cambiado desde la ltima lectura PHIR
PGIF: PHY de interrupcin global de bits de la bandera
1= Uno o ms interrupciones habilitadas PHY se han producido desde la ltima lectura PHIR; reinicia a '0 'cuando se lee
0= No se han producido interrupciones de PHY
Reservados: No se puede modificar
bit 3
bit 2
bit 1
bit 0
ENC28J60
12.1.2 Interrupcin de la recepcin ERROR
BANDERA (RXERIF)
El indicador de error de interrupcin de la recepcin (RXERIF) se
utiliza para
indican un bfer de recepcin condicin de desbordamiento. De
forma alternativa,
esta interrupcin podra indicar que muchos paquetes se encuentran
en
el bfer de recepcin y ms no se puede almacenar sin
desborda el registro EPKTCNT.
Cuando un paquete se recibe y el bfer de recepcin
se agota por completo el espacio, o EPKTCNT es 255 y
no se puede incrementar, el paquete que se recibe se
ser abortado (prdida permanente) y el bit EIR.RXERIF
ser el valor '1 '. Una vez establecido, RXERIF slo se puede borrar
por el controlador de host o por una condicin de reinicio. Si el
interrupcin de la recepcin de error y la interrupcin INT estn
habilitados
(EIE.RXERIE = 1y EIE.INTIE = 1), una interrupcin
generadas por la conduccin bajo el pin INT. Si el error de recibir
interrupcin no est habilitada (EIE.RXERIE = 0o
EIE.INTIE = 0), el controlador de host pueden obtener la
ENC28J60 para el RXERIF y tomar las medidas
la accin.
Normalmente, con la condicin de error de recepcin, el anfitrin
controlador se procesa ningn paquete pendiente de la
bfer de recepcin y luego dejar espacio adicional para el futuro
paquetes por el avance de la ERXRDPT registros (baja
primer byte) y decremento en el registro EPKTCNT.
Ver Seccin 7.2.4 "Liberar Espacio en bfer de recepcin"
Para obtener ms informacin sobre los paquetes de procesamiento.
Una vez
procesado, el controlador de host debe utilizar el BFC
comando para borrar el bit EIR.RXERIF.
En cualquiera de estas condiciones, la bandera se fija EIR.TXERIF
a '1 '. Una vez establecido, slo puede ser autorizada por el anfitrin
tratamiento o por una condicin de Reset. Si el error de transmisin
interrupcin est habilitada (EIE.TXERIE = 1y EIE.INTIE = 1),
se genera una interrupcin por la conduccin bajo el pin INT
OSC1 un perodo. Si la interrupcin de error de transmisin no es
activado (EIE.TXERIE = 0o EIE.INTIE = 0), el anfitrin
Puede consultar el estado del controlador ENC28J60 para el
TXERIF y
tomar las medidas adecuadas. Una vez que la interrupcin se
procesa,
el controlador de host debe utilizar el comando para borrar BFC
el bit EIR.TXERIF.
Despus de una interrupcin de transmisin, el bit TXRTS se
borrarn, el
Poco ESTAT.TXABRT se establecer y el estado de transmisin
vector se escribe en ETXND + 1. El MAC no
automticamente intento de retransmitir el paquete. La
controlador de host puede desear leer el estado de transmisin
vector y poco LATECOL para determinar la causa de la
abortar. Despus de determinar el problema y la solucin, el
controlador de host debe desactivar la LATECOL (si est ajustada) y
Bits de TXABRT para que aborta el futuro puede ser detectado
con precisin.
En modo Full-Duplex, la condicin 5 es el nico que
debern ser causa de interrupcin. Las colisiones y otros problemas
problemas relacionados con el reparto de la red no son posibles en
full-duplex de redes. Las condiciones que hacen que el
interrupcin de la transmisin error cumplir con los requisitos de la
interrupcin de la transmisin. Como resultado de ello, cuando esta
interrupcin
ocurre, TXIF tambin se establecer simultneamente.
12.1.4
12.1.3 Interrupcin de la transmisin ERROR
BANDERA (TXERIF)
Interrupcin de la transmisin
BANDERA (TXIF)
El error de transmisin de la bandera de interrupcin (TXERIF) se
utiliza para
indican que una interrupcin de transmisin se ha producido. Un
aborto
puede ocurrir debido a cualquiera de los siguientes: 1. Excesivo de colisiones ocurrieron tal como se define por la
Retransmisin mxima (RETMAX) bits en el
MACLCON1 registro.
Una colisin se produjo a finales definidos por el
Colisin de ventanas (Colwin) bits en el
MACLCON2 registro.
Una colisin despus de transmitir 64 bytes se produjo
(Conjunto ESTAT.LATECOL).
La transmisin fue incapaz de ganar un
oportunidad de transmitir el paquete, porque el
medio fue ocupado constantemente por mucho tiempo.
El lmite de aplazamiento (2,4287 m) fue alcanzado y
el bit MACON4.DEFER estaba claro.
Un intento de transmitir un paquete ms grande que el
longitud mxima de trama definida por el MAMXFL
registros se hizo sin los ajustes de
MACON3.HFRMEN poco o por paquete
POVERRIDE y trozos PHUGEEN.
2.
3.
4.
La bandera de interrupcin de transmisin (TXIF) se utiliza para
indicar
que la transmisin de paquetes solicitados ha terminado
(ECON1.TXRTS ha pasado de '1 'a '0'). A
finalizacin de transmisin, interrupcin o cancelacin de
transmisin-
cin por el controlador de host, la bandera EIR.TXIF se establecer
en
'1 '. Si el controlador de host no se elimina el bit TXRTS y
el bit ESTAT.TXABRT no est definida, entonces el paquete se
transmitido correctamente. Una vez TXIF existe, lo que slo puede
ser
aprobado por la controladora de host o por una condicin de reinicio.
Si
la interrupcin de recepcin est habilitada (EIE.TXIE = 1y
EIE.INTIE = 1), se genera una interrupcin por la conduccin del
Bajo pin INT. Si la interrupcin de transmisin no est habilitada
(EIE.TXIE = 0o EIE.INTIE = 0), el controlador de host puede
encuesta de la ENC28J60 para el poco TXIF y tomar las medidas
la accin. Una vez procesado, el controlador de host debe utilizar
el comando para borrar la BFC poco EIR.TXIF.
5.
ENC28J60
12.1.5 ENLACE DE INTERRUPCIN CAMBIO
BANDERA (LINKIF)
12.1.6 DMA bandera de interrupcin (DMAIF)
El LINKIF indica que el estado del enlace ha cambiado.
El estado actual enlace de corriente pueden obtenerse de la
PHSTAT1.LLSTAT o PHSTAT2.LSTAT (ver Registro 03.05
y registro 3-6). A diferencia de otras fuentes de interrupcin, el
vnculo
interrupcin de cambio de estado se crea en el PHY integrado
mdulo; medidas adicionales se deben tomar para que pueda.
Por defecto Reset, LINKIF no se establece por cualquier razn. A
la reciben, la controladora de host debe establecer el
PHIE.PLNKIE y trozos PGEIE. Despus de establecer los dos
PHY bits de habilitacin de interrupcin, el bit LINKIF entonces
la sombra del contenido de los bits PHIR.PGIF. La PHY
slo admite una interrupcin, por lo que el poco PGIF siempre
ser el mismo que el bit PHIR.PLNKIF (cuando ambas PHY
los bits de habilitacin se establecen).
Una vez LINKIF existe, lo que slo puede ser autorizada por el
anfitrin
tratamiento o por un reinicio. Si el cambio de enlace de interrupcin
est activado (EIE.LINKIE = 1, EIE.INTIE = 1,
PHIE.PLNKIE = 1y PHIE.PGEIE = 1), una interrupcin
sern generadas por la conduccin bajo el pin INT. Si el enlace
interrumpir el cambio no est habilitado (EIE.LINKIE = 0,
EIE.INTIE = 0, PHIE.PLNKIE = 0o PHIE.PGEIE = 0),
el controlador de host pueden obtener la ENC28J60 para la
PHIR.PLNKIF poco y tomar las medidas adecuadas.
El bit LINKIF es de slo lectura. Como la lectura de PHY
registros requiere no despreciable de tiempo, el controlador de host
lugar puede establecer PHIE.PLNKIE y PHIE.PGEIE y
A continuacin, sondee el bit EIR.LINKIF. Realizacin de una MII
leyendo
el registro PHIR borrar la LINKIF, PGIF y
PLNKIF bits de forma automtica y permitir que el estado del vnculo
para el futuro
cambio de las interrupciones. Ver La seccin 3.3 "Registros PHY"
para obtener informacin sobre cmo acceder a los registros PHY.
La interrupcin DMA indica que el mdulo de DMA ha
complet su copia de la memoria o el clculo de suma de
comprobacin
(ECON1.DMAST ha pasado de '1 'a '0'). Addi-
cionalmente, esta interrupcin se producira si el controlador de host
cancela una operacin de DMA manualmente la limpieza
DMAST poco. Una vez establecido, DMAIF slo pueden ser
aprobados por el
controlador de host o por una condicin de reinicio. Si el DMA
interrupcin est habilitada (EIE.DMAIE = 1y EIE.INTIE = 1),
se genera una interrupcin por la conduccin bajo el pin INT. Si el
Interrumpir la DMA no est habilitado (EIE.DMAIE = 0o
EIE.INTIE = 0), el controlador de host pueden obtener la
ENC28J60 para el DMAIF y tomar las medidas adecuadas.
Una vez procesado, el controlador de host debe utilizar el BFC
comando para borrar el bit EIR.DMAIF.
12.1.7 RECEIVE PACKET PENDIENTE
Bandera de interrupcin (PKTIF)
La recepcin de paquetes pendientes de la bandera de interrupcin
(PKTIF) es
utiliza para indicar la presencia de uno o ms paquetes de datos
ets en el bfer de recepcin y de entregar una notificacin
medios para la llegada de nuevos paquetes. Cuando la reciba
buffer tiene al menos un paquete en el mismo, EIR.PKTIF se
establecer.
En otras palabras, este indicador de interrupcin se establece en
cualquier momento el
Ethernet de paquetes Conde registro (EPKTCNT) no es cero.
Si la interrupcin de recepcin de paquetes en espera est activada
(EIE.PKTIE = 1y EIE.INTIE = 1), una interrupcin se
generadas por la conduccin bajo el pin INT cada vez que un nuevo
paquete es recibido con xito y por escrito en el
bfer de recepcin. Si la interrupcin de la recepcin de paquetes
est pendiente
no est habilitado (EIE.PKTIE = 0o EIE.INTIE = 0), el anfitrin
controlador no ser notificado cuando los paquetes que llegan
nuevos.
Sin embargo, pueden obtener la PKTIF poco y tomar las medidas
la accin.
El bit PKTIF slo pueden ser aprobados por el controlador de host
o por una condicin de reinicio. A fin de aclarar PKTIF, el
EPKTCNT registro debe ser decrementado a '0 '. Ver
Seccin 7.2 "Los paquetes de recepcin" para ms informacin
cin acerca de la eliminacin del registro EPKTCNT. Si el ltimo
paquetes de datos en el bfer de recepcin se procesa,
EPKTCNT ser cero y el bit PKTIF
automticamente se borrar.
ENC28J60
12.2 Wake-On-LAN/Remote despertador 12.2.1
1.
2.
3.
4.
5.
Wake-On-LAN o Remote Wake-up es til en la con-
servicio de alimentacin del sistema. El controlador de host y otros
subsistemas se puede poner en modo de bajo consumo y se
despertado por el ENC28J60 cuando un paquete del despertador se
recibida desde una estacin remota. El ENC28J60 debe
no estar en modo de ahorro de energa y transmisin y
recibir los mdulos deben estar habilitadas para recibir un
despertar de paquetes. El ENC28J60 despierta el anfitrin
controlador a travs de la seal INT cuando la mscara de
interrupcin
registros estn configurados correctamente. El filtro de recepcin se
puede
Tambin puede configurar para recibir slo una especfica llamada
de paquetes
(SeeRegister 8 1foravailableoptions).
Seccin 12.2.1 "Pasos de configuracin para despertar en un
Magic Packet " muestra los pasos necesarios en funcin
personalizables-
cin del ENC28J60 para enviar una seal de interrupcin a la
controlador de host en la recepcin de un paquete mgico.
Pasos para configurar despertar en
Un paquete mgico
Establecer ERXFCON.CRCEN y ERXFCON.MPEN.
Servicio de todos los paquetes pendientes.
Establecer EIE.PKTIE y EIE.INTIE.
Configurar el controlador de host a despertar en un
seal externa INT interrupcin.
Ponga el controlador de host y otros subsistemas de
Dormir para ahorrar energa.
Una vez que el Magic Packet es recibida, el EPKTCNT es
incrementa en '1 ', lo que hace que el bit de EIR.PKTIF
conjunto. A su vez, el bit ESTAT.INT se establece y la seal INT
es conducido bajo, haciendo que la sede de despertador.
ENC28J60
13.0 Acceso directo a memoria
CONTROLADOR
13.1
1.
Memoria de la copia
Para copiar la memoria en el bfer:
Adecuadamente el programa de la EDMAST, EDMAND
EDMADST y registro de parejas. El EDMAST
registros deben apuntar al primer byte para copiar
de, los registros EDMAND debe apuntar a la
el ltimo byte de copia y registra el EDMADST
debe apuntar al primer byte en el destino
rango. El rango de destino siempre ser
nunca lineal, envolviendo a todos los valores excepto de
8191-0 (el lmite de memoria de 8 Kbytes).
El cuidado extremo debe ser tomado al
programacin de los punteros de inicio y fin de
evitar una operacin de DMA que nunca termina
reemplazara todo el buffer de 8 Kbytes.
Si una interrupcin al final del proceso de copia
lo desea, ajuste y EIE.DMAIE EIE.INTIE y
EIR.DMAIF claro.
Verifique que ECON1.CSUMEN est claro.
Inicie la copia DMA mediante el establecimiento de
ECON1.DMAST.
El ENC28J60 incorpora un doble propsito DMA
controlador que se puede utilizar para copiar datos entre
lugares dentro del buffer de memoria de 8 Kbytes. Tambin se
puede
utilizarse para calcular una suma de comprobacin de 16 bits que se
compatible con varios protocolos estndar de la industria,
incluyendo TCP e IP.
Cuando una operacin de DMA comienza, el registro de EDMAST
par se copia en un puntero de fuente interna. La DMA
se ejecutar en un byte a la vez y luego el incremento
el puntero de fuente interna. Sin embargo, si un byte es
procesados y el puntero de origen interno es igual a
el bfer de recepcin final de puntero, ERXND, la Fuente
El puntero no se incrementar. En cambio, la interna
Puntero fuente se carga con el bfer de recepcin
Inicio del puntero, ERXST. De esta manera, la DMA seguirn
la estructura FIFO circular del bfer de recepcin y
los paquetes recibidos se pueden procesar mediante una opera-
cin. La operacin de DMA terminar cuando los internos
Puntero de origen coincide con el puntero EDMAND.
Mientras que cualquier operacin de DMA est en curso, la DMA
Punteros y el poco ECON1.CSUMEN no debe ser
modificados. La operacin de DMA se puede cancelar en cualquier
tiempo en la limpieza de la broca ECON1.DMAST. No hay registros
va a cambiar, sin embargo, algunos bytes de memoria ya
se han copiado, si una copia DMA estaba en marcha.
Nota 1: Si el puntero no puede ser EDMAND
alcanzado por el bfer de recepcin
el comportamiento de embalaje, la operacin de DMA
nunca va a terminar.
2: Por diseo, el mdulo de DMA no se puede
se utiliza para copiar un solo byte
(EDMAST = EDMAND). Un intento de
hacerlo se sobreponen a toda la memoria del
buffer y nunca puede terminar.
2.
3.
4.
Si una operacin de transmisin est en curso (TXRTS conjunto),
mientras que
el bit DMAST se establece, el ENC28J60 esperar hasta que el
transmitir la operacin se haya completado antes de intentar hacer
la copia DMA. Este retraso es necesario porque es posible
la DMA y compartir la transmisin del motor del mismo
memoria de acceso al puerto.
Cuando se complete la copia, el hardware DMA
borrar el bit DMAST, establezca el bit DMAIF y generar
una interrupcin (si est activado). Los punteros y la
EDMACS registros no sern modificados.
Despus de que el mdulo de DMA se ha iniciado y ha
comenzado su copia, dos ciclos de reloj principal se requiere
para cada byte copiado. Como resultado, si un tamao mximo
1518-byte de paquetes se ha copiado, el mdulo de DMA
requieren un poco ms de 121,44 o para completar. La
tiempo necesario para copiar los paquetes de tamao mnimo de
64 bytes estara dominado por el tiempo necesario para
configurar el DMA.
ENC28J60
13.2 Los clculos de suma de
comprobacin
La lgica de clculo de suma de comprobacin trata los datos como
fuente de
una serie de 16 bits big-endian enteros. Si el rango de origen
contiene un nmero impar de bytes, un byte de relleno de las 00h
es efectivamente aade al final de la serie por motivos
del clculo de la suma de comprobacin. La suma de comprobacin
calculada
es el complemento a uno de 16 bits de los complementos a uno
suma de todos los nmeros enteros de 16 bits. Por ejemplo, si los
bytes
incluidos en la suma de comprobacin se {89h, ABH, CDH}, el
checksum comenzara por la informtica 89ABh + CD00h.
A llevar a cabo de la 16a poco se producira en el ejemplo, as
en la aritmtica de 16 bits complemento a uno, que se aadiran
volver al primer bit. El valor resultante de 56ACh se
Finalmente se complementa para lograr una suma de comprobacin
de
A953h.
Para calcular una suma de
comprobacin:
1. Programa de la EDMAST y registrar EDMAND
pares para que apunte a los bytes primero y el ltimo de
tampn
datos que deben incluirse en la suma de comprobacin. Se
debe
ser tomadas en la programacin de estos puntos para
evitar que un clculo que nunca termina de control
a punto de recibir envoltura de amortiguacin.
Para generar una interrupcin opcional cuando el
calcular la suma se hace, EIR.DMAIF claro,
conjunto EIE.DMAIE y EIE.INTIE conjunto.
Iniciar el clculo del ajuste por ECON1.CSUMEN
y ECON1.DMAST.
Los punteros no se pueden modificar y no recuerdo que se
escrito. Los registros EDMACSH y EDMACSL se
contienen la suma de comprobacin calculada. El controlador de
host
puede escribir este valor en un paquete, compara este valor
con una suma de comprobacin recibida, o usarlo para otros fines.
Varios protocolos, como TCP e IP, tiene una suma de comprobacin
campo dentro de una serie de datos que incluye la suma de
comprobacin.
Si un paquete es recibido y las necesidades de la controladora de
host
para validar la suma de comprobacin, se puede hacer lo siguiente: 1.
2.
3.
4.
Lea la suma de control del paquete y gurdelo
a una ubicacin temporal
Escribir ceros a la comprobacin sobre el terreno.
Calcular una nueva suma de comprobacin con la DMA
controlador.
Comparar los resultados con la suma de comprobacin
guardados
desde el paso 1.
Escrito al bfer de recepcin est permitido cuando la escritura
direccin est protegida por medio de la ERXRDPT
Punteros. Ver Seccin 7.2 "Los paquetes de recepcin" para
informacin adicional.
La suma de control IP tiene sus propias propiedades matemticas
que se pueden utilizar en algunos casos para reducir el
procesamiento de otros requisitos. Escrito al recibir
buffer puede ser innecesario en algunas aplicaciones.
Cuando se opera la DMA en el modo de comprobacin, se
tener un ciclo de reloj principal de cada byte incluidos en el
suma de comprobacin. Como resultado de ello, si una suma de
comprobacin 1446 bytes
se llevaron a cabo, el mdulo de DMA requerira
poco ms de 57,84 o para completar la operacin.
2.
3.
Cuando la suma de comprobacin ha terminado siendo calculado, el
hardware se borrar el bit DMAST, establezca el bit DMAIF
y una interrupcin se generar si est habilitado. La DMA
TABLA 13-1:
Registro
Nombre
EIE
EIR
ECON1
ERXNDL
ERXNDH
EDMASTL
EDMASTH
EDMANDL
EDMANDH
EDMADSTL
EDMADSTH
EDMACSL
EDMACSH
RESUMEN DE LOS REGISTROS asociado con el controlador DMA
Bit 7
INTIE
-
TXRST
-
Bit 6
PKTIE
PKTIF
RXRST
-
Bit 5
DMAIE
DMAIF
DMAST
-
Bit 4
LINKIE
LINKIF
CSUMEN
Bit 3
TXIE
TXIF
TXRTS
Bit 2
r
r
RXEN
Bit 1
TXERIE
TXERIF
BSEL1
Bit 0
RXERIE
RXERIF
BSEL0
Reajustar
Valores
en la pgina
13
13
13
13
Byte RX de gama alta (ERXND <12:08>) 13
13
13
13
13
13
13
13
13
--- DMA Byte Inicio alta (EDMAST <12:08>)
--- Final Byte DMA de alta densidad (EDMAND <12:08>)
Byte DMA Destino baja (EDMADST <07:00>)
--- Byte Destino DMA de alta densidad (EDMADST <12:08>)
(EDMACS <15:08>)
Leyenda: - = No se han aplicado, ledo como '0 '. Las casillas sombreadas no se utilizan con el controlador de
DMA.
ENC28J60
14.0 Power-Down
El ENC28J60 se orden que apagar
a travs de la interfaz SPI. Cuando se apaga, que no se
ya ser capaces de transmitir y recibir los paquetes.
Para maximizar el ahorro de energa:
1.
2.
Apague el paquete de recepcin en la limpieza de
ECON1.RXEN.
Espere a que todos los paquetes en el progreso-a fin de ser
recibida por ESTAT.RXBUSY de votacin. Este bit
Debe quedar claro antes de proceder.
Espere a que ninguna transmisin de corriente a fin de
confirmando ECON1.TXRTS est claro.
Establecer ECON2.VRPS (si no est establecido).
Entrar en el sueo mediante el establecimiento de
ECON2.PWRSV. Todos
MAC, MII PHY y registros se
inaccesibles como resultado. Establecer PWRSV tambin
borra ESTAT.CLKRDY automticamente.
3.
Cuando la operacin normal se desea, el controlador de host
debe realizar un procedimiento ligeramente modificado:
1.
2.
Wake-up en la limpieza de ECON2.PWRSV.
Espere por lo menos 300 o para el PHY se estabilice. A
lograr el retraso, la controladora de host puede
encuesta ESTAT.CLKRDY y esperar a que se convierta en
conjunto.
Restaurar la capacidad de recepcin mediante el
establecimiento de
ECON1.RXEN.
3.
4.
5.
En modo de suspensin, todos los registros y la memoria de bfer
mantener sus estados. Los registros ETH y tampn
memoria an se podr acceder por la controladora de host.
Adems, el controlador del reloj seguir funcionando.
La funcin CLKOUT no se ver afectada (ver
Seccin 2.3 "CLKOUT Pin").
Despus de dejar el modo de espera, hay un retraso de muchos
milisegundos antes de un nuevo vnculo se establece (suponiendo
un socio de enlace apropiado est presente). El anfitrin
controlador puede desear esperar hasta que el vnculo se establece
antes de intentar transmitir todos los paquetes. El enlace
estado puede ser determinado por la votacin
PHSTAT2.LSTAT poco. Por otra parte, el enlace de cambio
interrupcin puede ser utilizado si est habilitado. Ver
Seccin 12.1.5 "Cambiar vnculo de interrupcin de la bandera
(LINKIF) " para ms detalles.
TABLA 14-1:
Nombre
ESTAT
ECON2
ECON1
RESUMEN DE LOS REGISTROS DE USADOS CON POWER-DOWN
Bit 7
INT
TXRST
Bit 6
Bufer
RXRST
Bit 5
r
PWRSV
DMAST
Bit 4
LATECOL
r
CSUMEN
Bit 3
-
VRPS
TXRTS
Bit 2
RXBUSY
-
RXEN
Bit 1 Bit 0
Reajustar
Valores
en la pgina
13
13
13
TXABRT CLKRDY(1)
-
BSEL1
-
BSEL0
AutoInc PKTDEC
Leyenda: - = No implementado, lea a '0 ', r = poco reservado. Las casillas sombreadas no son usadas por el poder hacia
abajo.
Nota 1: Restablece CLKRDY a '0 'en el poder-en Reset, pero no se ve afectada en todas las restauraciones otros.
ENC28J60
NOTAS:
ENC28J60
15.0 INTEGRADO DE
AUTOEVALUACIN
CONTROLADOR
El controlador BIST es operado a travs de cuatro registros:
EBSTCON registro (control y registro de estado)
EBSTSD registro (llenado de semilla / valor inicial de cambios)
EBSTCSH y registros EBSTCSL (alta y baja
bytes de checksum generado)
El registro EBSTCON (Registro 15-1) controla el
funcionamiento general del mdulo, la seleccin de la prueba
modos e iniciar el proceso de auto-test. El bit de pat-
golondrina de mar para las pruebas de memoria es proporcionado
por la semilla EBSTSD
registro, y su contenido se utiliza directamente, o como el
semilla para un generador de nmeros pseudo-aleatorios,
dependiendo del modo de prueba.
El ENC28J60 incorpora una comprobacin automtica (BIST)
mdulo que est diseado para asegurar un correcto funcionamiento
de cada bit en el buffer de memoria de 8 Kbytes. A pesar de que es
especialmente til para las pruebas durante la fabricacin,
sigue presente y disponible para fines de diagnstico
por el usuario. El controlador escribe a todos los lugares en los
bfer de memoria y requiere varias piezas de hardware
compartida por las operaciones normales de Ethernet. As, el BIST
slo debe utilizarse en Reset o despus de la necesaria
hardware es liberada. Cuando el BIST se utiliza, el ECON1
DMAST registradora, y los bits RXEN TXRTS todos deben ser
clara.
REGISTRO 15-1:
R/W-0
PSV2
bit 7
Leyenda:
R = poco legible
-N = Valor en POR
bit 7-5
EBSTCON: ETHERNET DE AUTOEVALUACIN DE CONTROL DE
REGISTRO
R/W-0
PSV0
R/W-0
Psel
R/W-0
TMSEL1
R/W-0
TMSEL0
R/W-0
TME
R/W-0
BISTST
bit 0
R/W-0
PSV1
PSV2: PSV0: Patrn de bits de Value Shift
Cuando TMSEL <01:00> = 10:
Los bits de EBSTSD se desplazar a la izquierda por esta cantidad despus de escribir en cada
ubicacin de memoria.
Cuando TMSEL <01:00> = 00, 01 o 11:
Este valor se ignora.
Psel: Seleccione el puerto poco
1= DMA y los mdulos de BIST se intercambiarn los puertos cuando se accede a la
memoria
0= La configuracin normal
TMSEL1: TMSEL0: Prueba de seleccin de modo
pedazos
11 = Reservado
10 = Cambio de patrn de relleno
01 = Direccin de llenar
00 = Datos aleatorios llenar
TME: Activar el modo de prueba de
bits
1= Activar el modo de prueba
0= Desactivar el modo de prueba
BISTST: Built-in Self-Test Inicio / bit ocupado
1Test = en curso, se borra automticamente cuando la prueba se realiza
0= No hay pruebas de funcionamiento
bit 4
bit 3-2
bit 1
bit 0
ENC28J60
15.1 Utilizando el BIST
Cuando el controlador se inicia BIST, llenar toda la
bfer con los datos generados por la corriente de prueba
configuracin y tambin calcula una suma de comprobacin de
los datos, como est escrito. Cuando el BIST est completa, el
Registros EBSTCS se actualizar con la suma de comprobacin.
El controlador de host ser capaz de determinar si la prueba
pasado o no con el mdulo de DMA para calcular
una suma de comprobacin de toda la memoria. La suma de
verificacin resultante
generados por la DMA debe coincidir con el check-BIST
suma. Si despus de una prueba correcta ejecucin, las sumas de
comprobacin
diferentes, un fallo de hardware se puede sospechar.
El controlador soporta BIST tres operaciones diferentes:
Llenar datos al azar
Llene Direccin
Cambio de patrn de relleno
Los puertos por los que los mdulos BIST y DMA
acceder a la SRAM de doble puerto puede cambiarse para cada
de los cuatro modos de prueba para asegurar la lectura correcta /
escritura
la capacidad de ambos puertos.
Para utilizar el BIST:
1.
2.
3.
4.
Programa de la EDMAST un par de registros a 0000h.
Programa EDMAND y pares ERXND registrarse para
1FFFh.
Configurar el DMA para la generacin de control de
establecer CSUMEN en ECON1.
Escribir la semilla / byte inicial de cambio de valores a la
EBSTSD registro (esto no es necesario si
Direccin modo de relleno se utiliza).
Activar el modo de prueba, seleccione la prueba que desee,
seleccione
el puerto de configuracin deseada para la prueba.
Inicie el BIST mediante el establecimiento de
EBSTCON.BISTST.
Inicie la comprobacin DMA mediante la creacin de DMAST
ECON1. El controlador de DMA leer el
memoria en la misma proporcin que el controlador BIST
escribir en l, por lo que la DMA se puede iniciar en cualquier
momento
despus de que el BIST se ha iniciado.
Espere a que el DMA para completar por el sondeo de la
DMAST poco o recibir la interrupcin DMA (si se
) habilitado.
Comparar la EDMACS se registra en el
EBSTCS registros.
En cualquier momento durante una prueba, la prueba puede ser
cancelada por
despejar el BISTST, DMAST y trozos TME. Mientras que el
BIST est llenando la memoria, el registro no debe EBSTSD
acceder, ni ningn cambio de configuracin
ocurrir. Cuando el BIST completa su memoria y llenar
generacin de control, el bit BISTST automticamente
se borrar.
El mdulo de BIST requiere un ciclo de reloj principal
cada byte que se escribe en la memoria RAM. La DMA
implementacin del mdulo de control requiere que el mismo
tiempo, pero se puede iniciar inmediatamente despus de la BIST es
comenz. Como resultado, el tiempo mnimo necesario para hacer
un pase de prueba es ligeramente superior a 327,68 o .
15.2 Modo de relleno de datos aleatorios
En el modo de relleno de datos al azar, el controlador BIST a escribir
pseudo-aleatoria de datos en el buffer. Los datos aleatorios
es generado por un Registro de Desplazamiento con
Retroalimentacin Lineal
(LFSR) la aplicacin. El nmero al azar genera-
Tor es determinado por el contenido inicial de la EBSTSD
registro y el registro tendrn nuevos contenidos, cuando
el BIST est terminado.
Debido a la implementacin LFSR, una semilla inicial de
cero va a generar un patrn continuo de ceros. Como
resultado, un valor de la semilla de cero es probable que realice una
ms
prueba de memoria extensa. Seleccin de la misma semilla para
dos ensayos separados permitir una repeticin de la misma prueba.
15.3 Direccin Modo de relleno
5.
6.
7.
8.
En el modo de Direccin de relleno, el controlador BIST va a escribir
la
byte de cada direccin de memoria asociada a la
buffer ubicacin. Por ejemplo, despus de que el BIST es ope-
ated, la ubicacin debe tener 0000h 00h en el mismo, la ubicacin
0001h 01h debe tener en ella, la ubicacin debe 0E2Ah
han 2Ah en ella y as sucesivamente. Con esta memoria fija
patrn, los mdulos BIST y DMA siempre
generar una suma de comprobacin de F807h. El controlador de
host
puede usar el modo de Direccin de relleno para confirmar que el
BIST
y los mdulos de DMA son en s mismos, tanto de funcionamiento
como
previsto.
9.
15.4 Cambio de patrones Modo de
relleno
Para asegurar la prueba completa, el examen debe hacerse de
nuevo con
el bit de seleccin de puerto, Psel, alterado. Cuando no se utiliza
Direccin modo de relleno, las pruebas adicionales se puede hacer
con
valores diferentes de semillas para obtener una mayor confianza en
que
la memoria funciona como se esperaba.
En el modo de patrn de cambio de relleno, el controlador escribe el
BIST
valor de EBSTSD en posicin de memoria 0000h. Antes de
por escrito a 0001h lugar, cambia el contenido de
EBSTSD a la izquierda por el valor especificado por el
PSV2: PSV0 bits en EBSTCON. Bits que dejar la mayor parte de la
extremo importante de EBSTSD se envuelven alrededor de la
por lo menos secundarios significativos. Este cambio se repite para
cada
nueva direccin. Como consecuencia de la transferencia de los
datos, un corrector-
patrn de tablero se puede escribir en la memoria intermedia de
confirmar que los elementos adyacentes de memoria no afectan
uno al otro cuando se accede.
ENC28J60
Tabla 15-1:
Nombre
ECON1
ERXNDL
ERXNDH
EDMASTL
EDMASTH
EDMANDL
EDMANDH
EDMACSL
EDMACSH
EBSTSD
EBSTCON
EBSTCSL
EBSTCSH
RESUMEN DE LOS REGISTROS RELACIONADOS CON EL CONTROLADOR DE AUTOEVALUACIN
Bit 7
TXRST
Bit 6
RXRST
Bit 5
DMAST
Bit 4
CSUMEN
Bit 3
TXRTS
Bit 2
RXEN
Bit 1
BSEL1
Bit 0
BSEL0
Reajustar
Valores
en la pgina
13
13
13
13
13
13
13
13
13
14
TMSEL1 TMSEL0 TME BISTST 14
14
14
--- Final Byte RX de alta densidad (ERXND <12:08>)
-
-
-
-
-
-
DMA Byte Inicio alta (EDMAST <12:08>)
Byte DMA de alta gama (EDMAND <12:08>)
(EDMACS <15:08>)
Incorporada en la semilla de autocomprobacin Fill
(EBSTSD <07:00>)
PSV2 PSV1 PSV0 Psel
Integrado en el byte Checksum Self-Test baja (EBSTCS <07:00>)
Integrado en el byte Checksum Self-Test de alta densidad (EBSTCS
<15:08>)
Leyenda: - = No se han aplicado, ledo como '0 '. Las casillas sombreadas no se
utilizan.
ENC28J60
NOTAS:
ENC28J60
16.0 CARACTERSTICAS ELCTRICAS
Mximas absolutas
Temperatura de almacenamiento a +150 C
Temperatura ambiente bajo el sesgo de .............................................. ............................................... -40 C a +85 C (Industrial)
0 C a +70 C (Comercial)
Tensin en VDD, VDDOSC, VDDPLL, VDDRX y VDDTX, con respecto a VSS .................................. ............... -0,3 V a 3,6 V
Tensin en RESET, CS, SCK y SI, con respecto a VSS .................................... ....................................... 0,3 V a 6,0 V-
Tensin en CLKOUT, SO, OSC1, OSC2, Leda y LEDB, con respecto a VSS ...............................- 0,3 V a 0,3 V VDD +
Tensin en TPIN + / - y TPOUT + / - con respecto a VSS ..................................... .......................................... 0,3 V a 5,0 V-
VCAP con respecto a VSS (Nota 1) -0,3 V a 2.75V
Proteccin ESD en todos los 2 kV
Actual fuente o hundido por ADEL, LEDB mA
Actual o de origen hundido por CLKOUT mA
Actual fuente o hundido por INT y mA
Nota 1: VCAP no est diseado para suministrar una carga externa. No hay tensin externa debe aplicarse a este pin.
Aviso: Destaca por encima de los enumerados en las "Valoraciones mxima" puede causar daos permanentes en el dispositivo. Este
es una operacin de valoracin del estrs slo y funcional del dispositivo en las condiciones o de cualquier otra por encima de los
indicados en
los listados de funcionamiento de esta especificacin no est implicado. La exposicin a las condiciones de capacidad mxima durante
perodos prolongados
puede afectar a la fiabilidad del dispositivo.
ENC28J60
16.1 DC Caractersticas: ENC28J60 (Industrial y Comercial)
Condiciones de Operacin Estndar
-40 C o TA o 85 C, 3.10V o VDD o 3.60V (Industrial)
0 C o TA o 70 C, 3.10V o VDD o 3.60V (Comercial)
Min
3.10
-
0.05
Tipo
3.30
-
-
Max
3.60
0.7
-
Unidades
V
V
V / ms
Vea la seccin en el encendido
Restablecer los detalles
Vea la seccin en el encendido
Restablecer los detalles
Condiciones
DC CARACTERSTICAS
Param.
No.
D001
D002
D003
Sym
VDD
VPOR
SVDD
Caracterstica
La alimentacin de tensin
VDD encendido Restablecer
Voltaje
VDD tasa de aumento para asegurar
la
Power-on interno Restablecer
Seal
De entrada de alto voltaje
SCK, CS, SI, RESET
OSC1
VIH
D004
D005
VIL
D006
D007
VOH
2.25
0,7 VDD
VSS
VSS
VDD - 0.7
VDD - 0.7
VDD - 0.7
-
-
-
74K
-
-
-
-
-
-
-
-
-
-
-
-
-
5.5
VDD
1.0
0,3 VDD
-
-
-
0.4
0.4
0.4
173K
1
V
V
V
V
V
V
V
V
V
V
.
A CS = RESET = VDD,
VSS o VPIN o VDD, alfileres en
estado de alta impedancia
(Nota 1)
OSC1 = VDD (Nota 1)
VDD = 3.30V, fsck = 10 MHz,
SO = Abierto, ADEL y LEDB
Abierto, ECON2 <PWRSV> = 0
VDD = 3.30V,
ADEL y Open LEDB,
ECON2 <PWRSV> = 0
CS = VDD, insumos vinculados a VDD
o VSS, VDD = 3,3 V,
TA = 25 C,
ECON2 <PWRSV> = 1
IOH = -12,0 mA (Nota 1)
IOH = -8,0 mA (Nota 1)
IOH = -4,0 mA (Nota 1)
IOL = 12.0 mA
IOL = 8,0 mA
IOL = 4,0 mA
Bajo voltaje de entrada
SCK, CS, SI, RESET
OSC1
Salida de alto voltaje
ADEL, LEDB
CLKOUT
INT, SO
VOL Salida de bajo voltaje
ADEL, LEDB
CLKOUT
INT, SO
RPU
IIL
Dbil resistencia pull-up
Entrada de corriente de fuga
Todos los pines de entrada, excepto
OSC1
OSC1 pin
IDD Corriente de funcionamiento
La transmisin de Ethernet
Paquetes
Activo, no transmite
Los paquetes Ethernet
IDDS Corriente en reposo
(Modo Sleep)
-
-
-
160
200
180
A
mA
- 120 - mA
-
1.2
2.0 mA
Nota 1: Corriente negativa se define como corriente de origen por el pasador.
ENC28J60
TABLA 16-1: AC CARACTERSTICAS: ENC28J60 (industrial y comercial)
Condiciones de Operacin Estndar
-40 C o TA o 85 C, 3.10V o VDD o 3.60V (Industrial)
0 C o TA o 70 C, 3.10V o VDD o 3.60V (Comercial)
AC CARACTERSTICAS
Tabla 16-2:
Param.
No.
CARACTERSTICAS OSCILADOR DE TIEMPO
Caracterstica
En Frecuencia de reloj
En el Periodo del reloj
Ciclo de trabajo
(Entrada de reloj externo)
La tolerancia del reloj
Min
25
40
40
-
Max
25
40
60
5 0
Unidades
MHz
ns
%
ppm
Condiciones Sym
FOSC
Tosc
TDUTY
|
Tabla 16-3:
Param.
No.
TRL
REINICIAR CARACTERSTICAS AC
Caracterstica
Tiempo de reposicin Pin de alta
(Entre los casos de restauracin)
Tiempo de reposicin Pin baja a
Desencadenar Restablecer
Min
2
400
Max
-
-
Unidades
o
ns
Condiciones Sym
tRSTLOW
Tabla 16-4:
Param.
No.
CLKOUT PIN AC CARACTERSTICAS
Caracterstica
CLKOUT Tiempo Pin de alta
CLKOUT Tiempo Low Pin
Pin CLKOUT Tiempo de subida
Pin CLKOUT Tiempo de cada
Min
16.5
16.5
-
-
Max
-
-
3
4
Unidades
ns
ns
ns
ns
Condiciones
TDUTY =50% (Nota 1)
TDUTY =50% (Nota 1)
Mide de 0,1 a VDD
0,9 VDD, de carga = 10 pF (Nota 1)
Mide de 0,9 a VDD
0,1 VDD, de carga = 10 pF (Nota 1)
Sym
thCLKOUT
tlCLKOUT
trCLKOUT
tfCLKOUT
Nota 1: CLKOUT prescaler est en dividir por una.
TABLA 16-5: REQUISITOS PARA MAGNTICOS EXTERNO
Parmetro Min
-
-
0.0
350
-
40
-16
Norma
01:01
01:01
0.6
-
1.5
-
-
Max
-
-
1.1
-
-
-
-
Unidades
-
-
dB
H
kV
dB
dB
0,1 a 10 MHz.
8 mA sesgo
Transformador de toma central = 3,3 V
Condiciones
RX transformador Proporcin de giros
TX transformador Proporcin de giros
Prdida de Insercin
Inductancia primaria
Transformador de aislamiento
Diferencial de rechazo del modo comn
Prdida de retorno
ENC28J60
FIGURA 16-1: Tiempo de entrada SPI
TCSS TCSH TCSD
CS
SCK
TSU THD
SI MSB en
1/FSCK
LSB en
SO
De alta impedancia
FIGURA 16-2: SPI tiempo de salida
CS
SCK
TV
SO
TV
MSb fuera
1/FSCK
SI
LSB en
No les importa
LSB de salida
TDIS
TABLA 16-6:
Param.
No.
1
2
3
4
5
6
7
Sym
Fsck
TCSS
TCSH
TCSD
TSU
THD
TV
TDIS
Interfaz SPI CA CARACTERSTICAS
Caracterstica
Frecuencia de reloj
CS Configuracin de la
hora
CS Tiempo de espera
CS el tiempo de
desactivacin
Datos de tiempo de
instalacin
Tiempo de retencin de
datos
Vlido desde la salida de reloj de baja
El tiempo de desactivacin de
salida
Min
DC
50
10
210
50
10
10
-
-
Max
20
-
-
-
-
-
-
10
10
Unidades
MHz
ns
ns
ns
ns
ns
ns
ns
ns
SO de carga = 30 pF
SO de carga = 30 pF
ETH registros y buffer de memoria
MAC y el MII registros
Condiciones
ENC28J60
17.0
17.1
Informacin de embalaje
Paquete de Informacin de Marca
28-plomo SPDIP
XXXXXXXXXXXXXXXXX
XXXXXXXXXXXXXXXXX
YYWWNNN
Ejemplo
ENC28J60-I/SP e3
0810017
28-lead SOIC
XXXXXXXXXXXXXXXXXXXX
YYWWNNN
Ejemplo
ENC28J60-I/SO e3
0810017
28-plomo SSOP
XXXXXXXXXXXX
XXXXXXXXXXXX
YYWWNNN
Ejemplo
ENC28J60
-C/SS e3
0810017
28 derivaciones QFN Ejemplo
XXXXXXXX
XXXXXXXX
YYWWNNN
ENC28J60
-I/ML e3
0810017
Leyenda: XX ... X
Y
YY
WW
NNN
e3
*
Nota:
Informacin especfica del cliente
Cdigo de ao (ltimo dgito del ao calendario)
Cdigo de ao (2 ltimos dgitos del ao calendario)
Cdigo de la semana (semana del 01 de enero es la semana 01 ")
Cdigo de trazabilidad alfanumricos
Sin plomo JEDEC designador de mate de estao (Sn)
Este paquete es libre de plomo. El Pb-libre designacin JEDEC ( e3 )
se puede encontrar en el embalaje exterior para este paquete.
En el caso de que el nmero total de Microchip parte no puede ser en una sola lnea, se
se llevar a la siguiente lnea, lo que limita el nmero de disponibles
caracteres para informacin especfica del cliente.
ENC28J60
17.2 Detalles del paquete
Las siguientes secciones dan los detalles tcnicos de los paquetes.

63 OLP RG% \> 63 ', 3 @
1RWD ) RU GHO PRVW FXUUHQW SDFNDJH GUDZLQJV SOHDVH VHH GHO 0LFURFKLS 3DFNDJLQJ 6SHFLILFDWLRQ
ORFDWHG DW
KWWSZZZPLFURFKLSFRPSDFNDJLQJ
N
NOTA 1
E1
1 2 3
D
E
A
A2
L
c
eB
A1
b1
b e
8QLWV
"LPHQVLRQ / LPLWV
1XPEHU 3LQV RI
3LWFK
7RS WR 6HDWLQJ 3ODQH
0ROGHG 3DFNDJH 7KLFNQHVV
% DVH WR 6HDWLQJ 3ODQH
6KRXOGHU WR 6KRXOGHU: LGWK
0ROGHG 3DFNDJH: LGWK
2YHUDOO / HQJWK
7LS WR 6HDWLQJ 3ODQH
/ HDG 7KLFNQHVV
8SSHU / HDG: LGWK
/ RZHU / HDG: LGWK
1
H
$
$
$
(
(
"
/
F
E
E

0,1
, 1 & + (6
120

0 $;
2YHUDOO 5RZ 6SDFLQJ % H
1RWHV

El 6% y% LPHQVLRQ DVLF '7KHRUHWLFDOO \ H [DFW YDOXH VKRZQ ZLWKRXW WROHUDQFHV
0LFURFKLS 7HFKQRORJ \ 'y UDZLQJ%
ENC28J60

62 : LGH RG% PP \> de 62 aos, y @
ORFDWHG DW
D
N
E
E1
NOTA 1
1 2 3
b
e
(
|
h
h
c
A
A2
L
A1
L1
8QLWV
"LPHQVLRQ / LPLWV
1XPEHU 3LQV RI
3LWFK
2YHUDOO + HLJKW
6WDQGRII?
2YHUDOO: LGWK
2YHUDOO / HQJWK
Y KDPIHU
RSWLRQDO
) RRW / HQJWK
) RRWSULQW
) RRW $ QJOH 7RS
/ HDG 7KLFNQHVV
/ HDG: LGWK
0ROG 'UDIW $ QJOH 7RS
1
H
$
$
$
(
(
"
K
/
/
I
F
E
A

0,1
0, / /, 0 (7 (56
120

0 $;
0ROG 'UDIW $ QJOH% RWWRPE
1RWHV

5 () 5HIHUHQFH 'LPHQVLRQ XVXDOO \ ZLWKRXW WROHUDQFH IRU LQIRUPDFLyQ SXUSRVHV RQO \
ENC28J60

66 PP RG% \> 6623 @
ORFDWHG DW
D
N
E
E1
1 2
NOTA 1
b
e
c
A
A2
|
L1
8QLWV
"LPHQVLRQ / LPLWV
1XPEHU 3LQV RI
3LWFK
2YHUDOO + HLJKW
6WDQGRII
2YHUDOO: LGWK
2YHUDOO / HQJWK
) RRW / HQJWK
) RRWSULQW
/ HDG 7KLFNQHVV
) RRW $ QJOH
1
H
$
$
$
(
(
"
/
/
F
I

0,1
0, / /, 0 (7 (56
120

0 $;
A1
L
/ HDG: LGWKE
1RWHV

5 () 5HIHUHQFH 'LPHQVLRQ XVXDOO \ ZLWKRXW WROHUDQFH IRU LQIRUPDFLyQ SXUSRVHV RQO \
ENC28J60

0 / [RG% PP \> 4) 1 @
FRQ PP y RQWDFW / HQJWK
ORFDWHG DW
D D2
EXPUESTO
PAD
e
E
E2
2
1
N
NOTA 1
VISTA SUPERIOR VISTA DESDE ABAJO
2
1
N
L
K
b
A
A3
A1
8QLWV
"LPHQVLRQ / LPLWV
1XPEHU 3LQV RI
3LWFK
2YHUDOO + HLJKW
6WDQGRII
Y RQWDFW 7KLFNQHVV
2YHUDOO: LGWK
([SRVHG 3DG: LGWK
2YHUDOO / HQJWK
([SRVHG 3DG / HQJWK
Y RQWDFW: LGWK
Y RQWDFW / HQJWK
1
H
$
$
$
(
(
"
"
E
/

0,1
0, / /, 0 (7 (56
120

0 $;
Y RQWDFWWR ([SRVHG 3DG.
1RWHV

5 () 5HIHUHQFH 'LPHQVLRQ XVXDOO \ ZLWKRXW WROHUDQFH IRU LQIRUPDFLyQ SXUSRVHV
RQO \
ENC28J60

0 / [RG% PP \> 4) 1 @
FRQ PP y RQWDFW / HQJWK
ORFDWHG DW
ENC28J60
Apndice A:
Revisin A
Hoja de datos original para el ENC28J60.
HISTORIA DE LAS
REVISIONES
Revisin B (julio de 2006)
Revisin C (Enero 2008)
Aadi una lnea de "Ethernet Controller Funciones" y
aadi historia omitido la revisin. Ediciones menores al texto
en todo el documento.
ENC28J60
NOTAS:
ENC28J60
EL SITIO WEB DE MICROCHIP
Microchip ofrece soporte en lnea a travs de nuestro sitio WEB en
www.microchip.com. Este sitio web se utiliza como un medio
para que los archivos e informacin fcilmente disponibles para
los clientes. Accesible mediante el uso de Internet favoritos
navegador, la pgina web contiene los siguientes
informacin:
Soporte de Producto - Las hojas de datos y la fe de erratas,
notas de aplicaciones y programas de ejemplo, el diseo
recursos, guas de usuario y soporte de hardware
los documentos ms recientes, versiones de software y
archivado
software
Asistencia tcnica general - Preguntas frecuentes
Questions (FAQ), las solicitudes de apoyo tcnico,
grupos de discusin en lnea, consultor de Microchip
programa de lista de miembros
Negocio de Microchip - Selector de Productos y
guas de pedidos, notas de prensa ms recientes de Microchip,
listado de seminarios y eventos, listas de
Las ventas de microchips oficinas, distribuidores y fbricas
representantes
ATENCIN AL CLIENTE
Los usuarios de los productos de Microchip pueden recibir ayuda
a travs de varios canales:

Distribuidor o representante
Oficina de ventas locales
Campo de Ingeniero de Aplicaciones (FAE)
Soporte Tcnico
Desarrollo de Sistemas de Lnea de Informacin
Customersshouldcontacttheirdistributor,
representante o en el campo tcnico de aplicacin (FAE) para
apoyo. Oficinas de ventas locales tambin estn disponibles para
ayudar a
los clientes. Una lista de las oficinas de venta y se
incluidos en la parte posterior de este documento.
El soporte tcnico est disponible a travs del sitio web
en: http://support.microchip.com
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SERVICIO
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los clientes actuales de los productos de Microchip. Suscriptores
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inters.
Para registrarse, visite el sitio web de Microchip en
www.microchip.com, haga clic en Cambiar al cliente
Notificacin y siga las instrucciones de registro.
v 2008 Microchip Technology Inc. .Preliminar DS39662C-pgina 91
ENC28J60
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ducto. Si desea proporcionar sus comentarios sobre la organizacin, la claridad, la materia y la forma en que nuestra documentacin
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RE:
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Diga usted
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________
De: Nombre
Empresa
Direccin
Ciudad / Estado / Cdigo Postal /
Pas
Telfono: (_______) _________ - _________
Aplicacin (opcional):
Quieres una respuesta?
Dispositivo: ENC28J60
Preguntas:
1. Cules son las mejores caractersticas de este
documento?
Y N
Nmero de la literatura: DS39662C
FAX: (______) _________ - _________
2. De qu manera este documento satisfacer sus necesidades de hardware y software de
desarrollo?
3. Se encuentra la organizacin de este documento fcil de seguir? Si no, por qu?
4. Qu adiciones al documento lo que cree que mejorara la estructura y el tema?
5. Qu eliminaciones del documento se podra hacer sin afectar a la utilidad general?
6. Hay alguna informacin incorrecta o engaosa (qu y dnde)?
7. Cmo mejorara usted este documento?
DS39662C-pgina 92 .Preliminar v 2008 Microchip Technology Inc.
ENC28J60
NDICE
B
Diagramas de Bloques
Operacin del oscilador de cristal .......................................... 5
ENC28J60 Arquitectura ................................................ 3
Ethernet Organizacin Buffer ...................................... 18
Terminacin y Ethernet externo
Conexiones ................................................. ......... 7
Fuente de reloj externa ............................................... ... 5
I / O Level Shifting uso de 3-State Buffer ....................... 8
I / O Level Shifting Usando Y Puertas ............................. 8
Interrumpir la lgica ................................................ ............. 63
LEDB polaridad y configuracin Restablecer ........................ 8
Magic formato de paquetes ............................................... ... 52
Organizacin de la memoria ................................................ .. 11
On-Chip circuito de rearme ............................................. .... 59
Modelo de formato coincidencia de filtro ........................................ 51
Tpica ENC28J60 Interfaz basada en .............................. 4
Integrado en el controlador de autocomprobacin ...........................................
...... 75
Direccin Modo de relleno ............................................... ........ 76
Registros asociados ................................................ .. 77
EBSTCS registros ................................................ ....... 76
EBSTSD Registro ................................................ ....... 76
Patrn de modo de desplazamiento se rellenan
.............................................. ... 76
Modo de relleno de datos al azar .............................................. 76
Use ................................................. ............................. 76
F
El control de flujo ................................................ ........................ 55
Modo Full Duplex .............................................. ......... 55
Modo Half-Dplex .............................................. ......... 55
Ejemplo de Full-Duplex de red (Diagrama) ..................... 55
Diagramas de flujo
Recibe Uso de filtros y lgica ............................... 50
Recibe filtros que utilizan la lgica OR .................................. 49
Modo dplex completo
Operacin ................................................. ................... 53
H
Modo Half-Dplex
Operacin ................................................. ................... 53
Yo
I / O Level Shifting ............................................. ..................... 8
Inicializacin ................................................. ........................ 33
MAC Configuracin ................................................ .............. 34
PHY configuracin ................................................ .............. 37
Bfer de recepcin ................................................ ............ 33
Recibe Filtros ................................................ ............ 33
Bfer de transmisin ................................................ ........... 33
Esperando OST ............................................... ........... 33
Interrumpe ................................................. ........................... 63
DMA Bandera (DMAIF) ............................................. ........ 69
INT Enable (INTIE) ............................................. ........ 64
Enlace Bandera Cambio (LINKIF )......................................... 69
Recibe indicador de error (RXERIF) ..................................... 68
Recibe paquete a la espera (PKTIF) ....................... 69
Transmitir indicador de error (TXERIF) .................................... 68
Transmitir bandera de interrupcin (TXIF) .................................... 68
C
Los clculos de suma de comprobacin ................................................ ...... 72
CLKOUT Pin ................................................ ......................... 6
Registro de control Mapa ............................................... ........... 12
Registro de control Resumen ............................................ 13-14
Registros de control ................................................ ................ 12
Cambio de Servicio al Cliente notificacin ............................... 91
Servicio al Cliente notificacin ............................................. 91
Atencin al cliente ................................................ ............... 91
L
Configuracin de LED ................................................ ................ 8
D
DMA Controller ................................................ ................... 71
El acceso a buffers ............................................... ......... 17
Los clculos de suma de comprobacin .............................................. 72
Copia de la memoria ................................................ ......... 71
El modo dplex
Configuracin y Negociacin .................................... 53
M
El magnetismo y los componentes externos ................................... 7
Organizacin de la memoria ................................................ ......... 11
O
Oscilador ................................................. .............................. 5
Start-up Timer (OST )........................................... ......... 5
E
Caractersticas elctricas ................................................ ..... 79
Mximas absolutas ........................................ 79
AC Caractersticas ................................................ ...... 81
CLKOUT Pin AC ............................................... .......... 81
DC Caractersticas ................................................ ...... 80
Oscilador de sincronizacin ................................................ ......... 81
Requisitos para la induccin magntica externa ......................... 81
Restablecer AC ................................................ ..................... 81
SPI interfaz AC ............................................... .......... 82
EREVID Registro ................................................ ................ 22
Fe de erratas ................................................. ................................... 2
Ethernet Buffer ................................................ .................... 17
Mdulo Ethernet
Transmitir y recibir datos
Recibe diseo de paquetes ....................................... 43
Diseo de paquetes de transmisin ...................................... 40
Ethernet general ................................................ .............. 31
P
Informacin de embalaje ................................................ ........ 83
Detalles ................................................. ........................ 84
Marcado ................................................. ...................... 83
Paquete Formato ................................................ .................... 31
CRC de campo ................................................ ................... 32
Los datos de campo ................................................ ................... 32
Direccin de destino ................................................ ... 32
Relleno de campo ................................................ .............. 32
Prembulo / Inicio de trama Delimitador ............................ 31
Fuente Direccin ................................................ .......... 32
Tipo / Longitud de campo .............................................. ......... 32
Por Formato Byte paquete de control ......................................... 39
PHID registros ................................................ ................... 22
PHSTAT registros ................................................ ............. 22
PHY Registrarse Resumen ............................................... ....... 20
ENC28J60
PHY registros ................................................ ..................... 19
Lectura ................................................. ...................... 19
Escaneo ................................................. .................... 19
Escrito ................................................. ........................ 19
Diagramas pinout ................................................ .................... 1
Disposicin de las patillas de E / S Descripcin .............................................
............ 4
Power-Down ............................................... ......................... 73
Power-on Reset (POR) ........................................... ............ 60
S
Serial Peripheral Interface. Ver SPI ................................... 25
SPI
Comando poco campo libre ............................................ 29
De bits conjunto de comandos .............................................. . 29
Juego de instrucciones ................................................ ............. 26
Descripcin ................................................. .................... 25
Lea Comando Buffer de memoria ................................. 28
Leer control de registro de comando ............................... 27
Comando de reinicio del sistema ............................................ 30
Escribir el comando buffer de memoria ................................. 29
Escribir Mando, Control, Registro ............................... 28
SPI.
R
Leer registro de control (RCR) ............................................ . 27
Diga usted ................................................ ............... 92
Leer y escribir en el bfer de ....................................... 17
Bfer de recepcin ................................................ ..................... 17
Recibe Filtros ................................................ .................... 47
Difusin de filtro ................................................ ........... 52
Filtro de tabla hash ............................................... .......... 52
Magic Packet Filter ............................................... ...... 52
Multicast filtro ................................................ ............. 52
Patrn del filtro del partido ............................................... ...... 51
Unicast filtro ................................................ ............... 51
Los paquetes que reciben ................................................ ............... 43
Calcular el espacio libre del buffer .................................... 45
Clculo gratuita Reciba Espacio en bfer ...................... 45
Direccin de Clculo de acceso aleatorio ......................... 44
La liberacin de espacio de bfer ............................................... ... 45
Lectura ................................................. ...................... 44
Vectores de estado ................................................ ............. 44
Registros
EBSTCON (Ethernet Auto-Test de Control del )...................... 75
ECOCON (control de salida del reloj) ................................. 6
ECON1 (Ethernet de control 1) ....................................... 15
ECON2 (Ethernet Control 2) ....................................... 16
EFLOCON (Control de flujo Ethernet) ............................ 56
EIE (interrupcin de Ethernet permiten )................................... 65
EIR (solicitud de interrupcin Ethernet, Bandera) ....................... 66
ERXFCON (Ethernet Control de recepcin de filtro) .............. 48
ESTAT (estado de Ethernet) ............................................ 64
MABBIPG (MAC Back-to-Back
Brecha entre paquetes )............................................. ... 36
MACON1 (MAC Control 1 ).......................................... 34
MICMD (MII Comando) ............................................. . 21
MISTAT (Estado MII) ............................................. ...... 21
PHCON1 (PHY Control 1 )........................................... 61
PHCON2 (PHY Control 2 )........................................... 37
PHID (ID de dispositivo PHY) ............................................ .... 22
Phie (interrupcin PHY Enable) ...................................... 67
PHIR (solicitud de interrupcin PHY, la Bandera) ........................... 67
PHLCON (PHY Mdulo LED de control) ........................... 9
PHSTAT1 (Estado de la Capa Fsica 1) ........................... 23
PHStat2 (estado de la capa fsica 2) ........................... 24
Restablecer ................................................. .................................. 59
MAC y PHY Subsistema Restablece .............................. 61
Encendido Perd .............................................. ............ 60
Slo recibir Restablecer ............................................... ..... 60
Restablecimiento del sistema ................................................ .............. 60
Slo transmiten Restablecer ............................................... .... 60
Historial de revisiones ................................................ .................. 89
T
Requisitos de la terminacin ................................................ ..... 7
Diagramas de tiempo
CLKOUT transicin ................................................ ...... 6
Leer control de registro de comando
(ETH Registros ).............................................. .... 27
Leer control de registro de comando
(MAC / MII Registros) ........................................... 27
SPI de entrada ................................................ ............... 25, 82
SPI de salida ................................................ ............ 25, 82
Restaurar sistema de comando de secuencia de ........................... 30
Escribir de memoria de bfer de secuencia de comandos ................ 29
Escribir de control de secuencia de registro de comando .............. 28
Bfer de transmisin ................................................ ................... 17
La transmisin de paquetes ................................................ .......... 39
Vectores de estado ................................................ ............ 41
W
WWW, On-Line ............................................ ........... 2
ENC28J60
SISTEMA DE IDENTIFICACIN DE LOS
PRODUCTOS
Permitan ordenar u obtener informacin, por ejemplo, sobre precios o la entrega, consulte a la fbrica oa la oficina de
ventas en la lista.
PARTE NO.
Dispositivo
-X
Temperatura
Alcance
/ XX
Paquete
Ejemplos:
a)
b)
c)
d)
e)
f)
ENC28J60-I/SP: temperatura industrial,
SPDIP paquete.
ENC28J60-I/SO: temperatura industrial,
Paquete de SOIC.
ENC28J60T-I/SO: Cinta y carrete, Industrial
la temperatura, el paquete de SOIC.
ENC28J60-C/SS: la temperatura de Comercio,
SSOP paquete.
ENC28J60T-C/SS: Cinta y carrete, Comercial
temperatura, SSOP paquete.
ENC28J60-I/ML: temperatura industrial,
QFN paquete.
Dispositivo ENC28J60: Ethernet Controller w / interfaz SPI
ENC28J60T: Ethernet Controller w / SPI Interface
(Cinta y carrete)
= -40 C a +85 C (Industrial)
(Paquetes SPDIP, SOIC y DIP solamente)
C = 0 C a +70 C (Comercial)
(Paquetes SSOP solamente)
SP
SO
SS
ML
=
=
=
=
SPDIP (DIP plstico Flaco)
SOIC (Small Outline de plstico)
SSOP (Small Outline plstico retrctil)
QFN (Cuadrado Plano de plomo)
Yo Temperatura
Alcance
Paquete

Mundial de Ventas y Servicio
AMERICAS
Oficina Corporativa
2355 West Chandler Blvd..
Chandler, AZ 85224-6199
Tel: 480-792-7200
Fax: 480-792-7277
Apoyo Tcnico:
http://support.microchip.com
Direccin web:
www.microchip.com
Atlanta
Duluth, GA
Tel: 678-957-9614
Fax: 678-957-1455
Boston
Westborough, MA
Tel: 774-760-0087
Fax: 774-760-0088
Chicago
Itasca, IL
Tel: 630-285-0071
Fax: 630-285-0075
Dallas
Dallas, TX
Tel: 972-818-7423
Fax: 972-818-2924
Detroit
Farmington Hills, MI
Tel: 248-538-2250
Fax: 248-538-2260
Kokomo
Kokomo, IN
Tel: 765-864-8360
Fax: 765-864-8387
Los ngeles
Mission Viejo, CA
Tel: 949-462-9523
Fax: 949-462-9608
Santa Clara
Santa Clara, CA
Tel: 408-961-6444
Fax: 408-961-6445
Toronto
Mississauga, Ontario,
Canad
Tel: 905-673-0699
Fax: 905-673-6509
ASIA / PACFICO
Asia y el Pacfico Oficina
Suites 3707-14, Piso 37
Torre 6, La puerta de enlace
Puerto de la Ciudad, Kowloon
Hong Kong
Tel: 852-2401-1200
Fax: 852-2401-3431
Australia - Sydney
Tel: 61-2-9868-6733
Fax: 61-2-9868-6755
China - Beijing
Tel: 86-10-8528-2100
Fax: 86-10-8528-2104
China - Chengdu
Tel: 86-28-8665-5511
Fax: 86-28-8665-7889
China - Hong Kong
Tel: 852-2401-1200
Fax: 852-2401-3431
China - Nanjing
Tel: 86-25-8473-2460
Fax: 86-25-8473-2470
China - Qingdao
Tel: 86-532-8502-7355
Fax: 86-532-8502-7205
China - Shanghai
Tel: 86-21-5407-5533
Fax: 86-21-5407-5066
China - Shenyang
Tel: 86-24-2334-2829
Fax: 86-24-2334-2393
China - Shenzhen
Tel: 86-755-8203-2660
Fax: 86-755-8203-1760
China - Wuhan
Tel: 86-27-5980-5300
Fax: 86-27-5980-5118
China - Xiamen
Tel: 86-592-2388138
Fax: 86-592-2388130
China - Xian
Tel: 86-29-8833-7252
Fax: 86-29-8833-7256
China - Zhuhai
Tel: 86-756-3210040
Fax: 86-756-3210049
ASIA / PACFICO
India - Bangalore
Tel: 91-80-4182-8400
Fax: 91-80-4182-8422
India - Nueva Delhi
Tel: 91-11-4160-8631
Fax: 91-11-4160-8632
India - Pune
Tel: 91-20-2566-1512
Fax: 91-20-2566-1513
Japn - Yokohama
Tel: 81-45-471 - 6166
Fax: 81-45-471-6122
Corea - Daegu
Tel: 82-53-744-4301
Fax: 82-53-744-4302
Corea - Sel
Tel: 82-2-554-7200
Fax: 82-2-558-5932 o
82-2-558-5934
Malasia - Kuala Lumpur
Tel: 60-3-6201-9857
Fax: 60-3-6201-9859
Malasia - Penang
Tel: 60-4-227-8870
Fax: 60-4-227-4068
Filipinas - Manila
Tel: 63-2-634-9065
Fax: 63-2-634-9069
Singapur
Tel: 65-6334-8870
Fax: 65-6334-8850
Taiwan - Hsin Chu
Tel: 886-3-572-9526
Fax: 886-3-572-6459
Taiwan - Kaohsiung
Tel: 886-7-536-4818
Fax: 886-7-536-4803
Taiwan - Taipei
Tel: 886-2-2500-6610
Fax: 886-2-2508-0102
Tailandia - Bangkok
Tel: 66-2-694-1351
Fax: 66-2-694-1350
EUROPA
Austria - Wels
Tel: 43-7242-2244-39
Fax: 43-7242-2244-393
Dinamarca - Copenhague
Tel: 45-4450-2828
Fax: 45-4485-2829
Francia - Pars
Tel.: 33-1-69-53-63-20
Fax: 33-1-69-30-90-79
Alemania - Munich
Tel: 49-89-627-144-0
Fax: 49-89-627-144-44
Italia - Miln
Tel: 39-0331-742611
Fax: 39-0331-466781
Pases Bajos - Drunen
Tel: 31-416-690399
Fax: 31-416-690340
Espaa - Madrid
Tel.: 34-91-708-08-90
Fax: 34-91-708-08-91
Reino Unido - Wokingham
Tel: 44-118-921-5869
Fax: 44-118-921-5820
01/02/08
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