INFORME DEL VDHL

(código corregido)

library ieee;

use ieee.std_logic_1164.all;

entity FFJK is

port(j_in, k_in, clock_in: in std_logic;

Q_o: out std_logic);

end entity FFJK;

architecture de of FFJK is

signal q :std_logic;

begin

FFJK:

process (clock_in) begin

if rising_edge (clock_in) then

q<= (j_in and not q) or (not k_in and q);

end if;

end process FFJK;

Q_o<= q;

end architecture de;

El código presentado en clase presentaba algunos problemas con respecto a la

gramática del mismo, el primero que se vio fue que la salida Q_o estaba determinado
como entrada y era la salida entonces se cambio el in por el out y le faltaba el
paréntesis al final antes del punto y coma todo ello se dio en la línea 11 de la imagen
que se presento en la clase; a mi me presento errores en la gramática también pero
con el if, pero al final se solucionó y corrió el código
Código hecho en clase:

El reporte del código:

La familia que se utilizo fue el Cyclone v pero de igual forma se podría usar la familia
de MAX10

Estructura grafica del código: