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Sistemas Electrnicos Digitales

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TEMA 5:

BLOQUES COMBINACIONALES

FUNCIONALES

5.1.

DISEO MODULAR DESCENDENTE

El diseo modular descendente es un proceso en que inicialmente se especifica una funcin con un alto nivel de abstraccin y despus se descompone en subfunciones de menor nivel, cada una de las cuales es ms concreta. El proceso de descomposicin contina hasta reducir el diseo a un conjunto de funciones, cada una de las cuales bien definida y con la que se puede realizar un circuito relativamente sencillo. Por tanto, el diseo se desarrolla desde un nivel superior hasta un nivel inferior, en donde se pueden controlar los mdulos individuales. Despus de definir todas las funciones, cada una de estas se realiza mediante un mdulo de circuito diseado, implementado y probado de forma individual. Despus, los mdulos terminados se conectan entre si para completar el diseo. Este proceso de implantacin se conoce como proceso ascendente, pues comienza con los elementos inferiores del diseo y trabaja hacia la funcin de nivel superior.

5.2.

DECODIFICADORES

Un decodificador n a 2n es una red lgica combinatoria de varias salidas, con n lneas de entrada y 2n seales de salida, como se muestra en la Figura 5.1. Para cada posible combinacin de entrada, una y slo una seal de salida tendr el valor lgico 1. Por tanto, podemos considerar al decodificador n a 2n como un generador de mintrminos donde cada salida se corresponde precisamente con un mintrmino. Se utilizan para cosas como interrogar a la memoria a fin de elegir una palabra especfica de las que estn disponibles, convertir cdigos y direccional datos. Por ejemplo, la Figura 5.2 muestra las entradas salidas y la tabla de verdad de un decodificador de 2 a 4. La palabra de cdigo de salida Y3, Y2, Y1, Y0 tiene Yi igual a uno si y slo si la palabra de cdigo de entrada es la representacin binaria de i y la entrada de habilitacin EN es 1. Si EN es 0, entonces todas las salidas son 0. Un circuito a nivel de puestas tambin es mostrado en la Figura 5.2.

Figura 5.1. Mdulo decodificador n a 2n Departamento Electrnica (Univ. Mlaga) Juan Carlos Tejero Calado

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I0 I1 EN

Y0 Y1 Y2 Y3

Nota: x condicin no importa

Figura 5.2. Un decodificador de 2 a 4: Entradas salidas; Tabla de verdad; Diagrama lgico

Una implementacin alternativa del decodificador se hara sustituyendo las puertas lgicas AND en la Figura 5.2 por puertas lgicas NAND, en cuyo caso, los mintrminos de apareceran complementados a la salida. La tabla de verdad del decodificador binario introduce una notacin sin importancia para combinaciones de entrada. Si uno o ms valores de entrada no afectan los valores de salida para alguna combinacin de las entradas restantes, se marcan con una x para esa combinacin de entrada 5.2.1. Implantacin de funciones lgicas mediante decodificadores Las seales de salida del decodificador en forma complementada son adecuadas para su procesamiento posterior mediante la lgica NAND. Por ejemplo, si

f ( A, B,
Entonces, por el teorema de DeMorgan,
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, Z ) = mi + m j +

+ mk

( 5.1 )

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f ( A, B,

, Z ) = mi m j mk

( 5.2 )

Podemos implementar una funcin mediante puertas NAND de k entradas y un decodificador con salidas activas bajas. Otra forma de utilizar un decodificador, es considerar que cada salida representa un maxtrmino de una funcin, pues M i = mi Por tanto, podemos implementar una funcin a partir de la forma cannica de su lista de maxtrminos:

f ( A, B,

, Z ) = M i M j M k

( 5.3 )

usando un decodificador con salidas activas-bajas y una puerta AND. El siguiente ejemplo muestra como podemos realizar una funcin dada a partir de su lista de mintrminos y maxtrminos de varias formas mediante un decodificador y una puerta lgica adicional.

Ejemplo
Implementar la siguiente funcin lgica mediante decodificadores y puertas lgicas:
f ( A, B, C ) = ( 0,1, 4, 6, 7 ) = ( 2,3,5 )
3 3

Solucin
Podemos implementar la funcin de varias formas: 1. Mediante un decodificador (con salidas activas-altas) y un puerta OR:
f ( A, B, C ) = m0 + m1 + m4 + m6 + m7

2. Usando un decodificador (con salidas activas-bajas) y una puerta NAND:


f ( A, B, C ) = m0 m1 m4 m6 m7 3. Mediante un decodificador (con salidas activas-altas) con una puerta NOR: f ( A, B, C ) = m2 + m3 + m5 4. Usando un decodificador (con salidas activas-bajas) con una puerta AND: f ( A, B, C ) = m2 m3 m5 La Figura 5.3 muestra las cuatro implementaciones resultantes.

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Figura 5.3. Uso de decodificadores para implementar funciones lgicas: Decodificador activo alto con puertas OR; Decodificador activo bajo con puertas NAND; Decodificador activo alto con puerta NOR; Decodificador activo bajo con puertas AND.

5.2.2. Entradas para control de activacin

Los decodificadores y dems mdulos funcionales incluyen con frecuencia una o ms entradas de activacin, como en la Figura 5.2, que pueden servir para inhibir(desactivar) la funcin designada o para permitir que se realice (activar). La funcin de decodificacin de un decodificador se inhibe haciendo que todas sus salidas pasen al estado inactivo. Por ejemplo, la salida Y0 del decodificador 2 a 4 de la Figura 5.2 est dada por Y 0 = I 0 I1 EN = m0 EN . En general Yk = mk EN ( 5.4 )

Cuando EN = 0, todas las salidas deben ser cero, mientras que si E = 1, cada salida Yk es igual a mk. Un uso comn de la funcin de activacin es extender la capacidad de decodificacin al permitir la conexin en cascada de varios decodificadores, como veremos ms adelante.
5.2.3. Decodificadores MSI estndar

Se producen varios mdulos decodificadores MSI estndar para diversos valores de n y diversas configuraciones de entradas para control de activacin. En esta seccin examinaremos un decodificador dual 2 a 4 el 74139 y un decodificador comn 3 a 8, el 74138.
74138

El 74138 que aparece en la Figura 5.4 es un mdulo decodificador 3 a 8 de amplio uso que se habilita con una combinacin de tres entradas de activacin: G1, G2A y G2B. Al examinar una salida tpica, Yi, la ecuacin de salida es
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Figura 5.4. Mdulos decodificadores 74x139 y 74x138

Yi = mi G1 G 2 A G 2 B

( 5.5 )

De esta ecuacin se deduce que el decodificador se activa slo si G1 = 1, G2A = 0 y G2B = 0.


74139

El 74139 que aparece en la Figura 5.4 contiene dos decodificadores completos 2 a 4, cada uno de los cuales posee una entrada de habilitacin 1G para el decodificador 1 y 2G para el decodificador 2. Al examinar una salida tpica Yi de uno de los decodificadores, la ecuacin de salida es
Yi = mi G

( 5.6

De esta ecuacin se deduce que los decodificadores slo se activa G = 0

Figura 5.5. Diseo de un decodificador 4 a 16 utilizando los 74x138. Departamento Electrnica (Univ. Mlaga) Juan Carlos Tejero Calado

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Figura 5.6. Diseo de un decodificador 5 a 32 utilizando los 74x138 y un 74x239

.
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5.2.4. Decodificadores binarios en cascada

Los decodificadores binarios mltiples pueden utilizarse para decodificar palabras de cdigo ms grandes. La Figura 5.5 muestra como dos decodificadores de 3 a 8 pueden combinarse para hacer un decodificador de 4 a 16. La disponibilidad de entradas de habilitacin tanto activas en alto como activas en bajo en el 74x138 hace posible habilitar una u otra directamente basndose en el estado del bit de entrada ms significativo. Para manejar palabras de cdigo incluso ms grandes, los decodificadores binarios pueden conectarse en cascada de manera jerrquica. La Error! No se encuentra el origen de la referencia. ilustra como emplear la mitad de un 74x139 para decodificar los dos bits de mayor orden de una palabra de cdigo de 5 bits, habilitando as uno de cuatro 74x138 que codifican los tres bits de orden menor.
5.2.5. Decodificadores de display

Una aplicacin comn de la decodificacin es la conversin de datos codificados a un formato adecuado para el control de un display numrico (Convertidor de cdigo). Por ejemplo, los relojes digitales y otros equipos electrnicos exhiben con frecuencia dgitos decimales codificados en BCD en displays de 7 segmentos. Los displays LED de siete segmentos tienen siete diodos emisores de luz (LED) dispuestos como en la Figura 5.7. Ciertas combinaciones de los LED se iluminan para crear dgitos numricos y otros smbolos.

5.3.

CODIFICADORES

Un codificador es un mdulo lgico combinatorio que asigna un cdigo de salida nico (un nmero binario) a cada seal de entrada aplicada al dispositivo; como tal es lo opuesto de un decodificador. Si un mdulo codificador tiene n entradas, el nmero de salidas s debe satisfacer la

Display 7 Segmentos

74x49
3

BI
5 1 2 4

A B C D

a b c d e f g

11 10 9 9 6 13 12

Figura 5.7. Pantalla de siete segmentos: Identificacin del segmento; dgitos decimales; Decodificador de siete segmentos comercial. Departamento Electrnica (Univ. Mlaga) Juan Carlos Tejero Calado

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expresin
2s n

( 5.7 )

o bien s log 2 n Consideremos en primer lugar el caso en que las entradas son mutuamente excluyentes; es decir, una y slo una de las lneas de entrada esta activa en un instante particular.

Ejemplo
Disear un codificador para cuatro lneas de entrada si una y slo una est activa en cualquier instante. Definamos el cdigo: X0 X1 X2 X3 A1 0 0 1 1 A0 0 1 0 1

Las funciones de salida proporcionan el valor binario del subndice de la variable de entrada. De la tabla anterior podemos obtener: A1 = X 3 + X 2 A0 = X 3 + X 1 Supongamos ahora que diseamos un codificador que permita la ocurrencia de todas las combinaciones de entrada, pero cuya salida sea un cdigo distinto de cero slo si una de las lneas de entrada est activa.

Ejemplo
Disear un codificador de cuatro lneas cuya salida es un cdigo distinto de cero a menos que una y slo una de las lneas de entrada est activa. Definamos el cdigo: X0 X1 X2 X3 Los dems A2 0 0 0 1 0 A1 0 1 1 0 0 A0 1 0 1 0 0

Este codificador tambin tiene como salida el subndice de la lnea de entrada activa. Sin embargo, su salida es el cdigo nulo si ninguna lnea de entrada est activa o varias lneas estn activas. Las ecuaciones que solucionan este problema pueden ser obtenidas de la tabla anterior:

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A2 = X 4 X 3 X 2 X 1 A1 = X 4 X 3 X 2 X 1 + X 4 X 3 X 2 X 1 A0 = X 4 X 3 X 2 X 1 + X 4 X 3 X 2 X 1
Codificador con prioridad

Es te codificador permite que varias lneas de entrada estn activadas al mismo tiempo y enva el valor binario del subndice de la lnea de entrada de mayor prioridad. Para que el diseo sea ms sencillo, se asigna la mxima prioridad al subndice ms alto, la siguiente prioridad al segundo subndice ms alto, etc. Consideremos el codificador con prioridad de la Figura 5.8. Las lneas de entrada se codifican como X0 X1 X2 X3 A1 0 0 1 1 A0 0 1 0 1

Si ninguna lnea de entrada esta activa, el codificador con prioridad produce (A1A0) = (00). Si slo est activa una lnea, el codificador produce el valor binario del subndice de la lnea activa. Si est activa ms de una entrada, el codificador enva el valor binario del mximo subndice de las lneas

Figura 5.8. Codificador con prioridad de cuatro s dos lneas: Diagrama funcional; Mapas de Karnaugh; Diagrama lgico Departamento Electrnica (Univ. Mlaga) Juan Carlos Tejero Calado

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activas. La Tabla 5.1 muestra la tabla de verdad para el codificador. Observe que las dos lneas de salida adicionales indican que ninguna lnea est activa (E0 = 1) y que una o ms lneas de entrada estn activas (GS = 1). La Figura 5.8 muestra los mapas de Karnaugh y el diagrama lgico de la funcin, que se reduce a
A1 = X 2 + X 3 A0 = X 3 + X 1 X 2

y
E 0 = GS = X 3 + X 2 + X 1 + X 0

X3 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1

Entradas X2 X1 X0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1

A1 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1

Salidas A0 GS E0 0 0 1 0 1 0 1 1 0 1 1 0 0 1 0 0 1 0 0 1 0 0 1 0 1 1 0 1 1 0 1 1 0 1 1 0 1 1 0 1 1 0 1 1 0 1 1 0

Tabla 5.1. Tabla de verdad de un codificador con prioridad de cuatro a dos lneas

Codificadores con prioridad MSI estndar

La Figura 5.9 muestra un codificador con prioridad modular 74x148. Este circuito toma ocho lneas (0,1, , 7) y las codifica en tres lneas (A2, A1, A0) segn la tabla funcional que se
74LS148
5 4 3 2 1 13 12 11 10

/EI

/I0

/I1 /I2

/I3

/I4

/I5

/I6

/I7

/A2 /A1 /A0 /GS /E0

EI I7 I6 I5 I4 I3 I2 I1 I0 A0 A1 A2 GS EO
9 7 6 14 15

1 0 0 0 0 0 0 0 0 0

X X X X X X X X X X X X X X X 0 X X X X X X 0 X X X X X 0 X X X X 0 X X X 0 X X 0 X 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1

1 0 0 0 0 1 1 1 1 1

1 0 0 1 1 0 0 1 1 1

1 0 1 0 1 0 1 0 1 1

1 0 0 0 0 0 0 0 0 1

1 1 1 1 1 1 1 1 1 0

Figura 5.9. Mdulo codificador con prioridad 74148 Departamento Electrnica (Univ. Mlaga) Juan Carlos Tejero Calado

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1D0 1D1 1Y 1Dn- 1 multiplexer enable select s b b n data sources b EN SEL D0 D1 Y b data output bD0 bD1 bY bDn- 1 2D0 2D1 2Y 2Dn- 1

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Dn- 1

SEL

EN

Figura 5.10. Sistema multiplexor de n canales b salidas.

muestra en la Figura 5.9. Una seal de habilitacin de entrada EI es utilizada para controlar su operacin; cuando EI est activa (baja), el circuito funciona con normalidad. El 74x148 tambin tiene dos seales de salida adicionales, E0 y GS. E0 est activa (baja) cuando ninguna de la lneas de entrada est activa. GS est activa (baja) cuando una o ms lneas de entrada estn activas.

5.4.

MULTIPLEXORES

En general, un multiplexor es un dispositivo modular que selecciona una de varias lneas de entrada para que aparezca en una nica lnea de salida. La Figura 5.10 muestra un diagrama simplificado del concepto general del multiplexor.
5.4.1. Estructura de circuitos multiplexores

Supongamos un circuito multiplexor con n lneas de control como el que se muestra en la

Figura 5.11. Representacin de un multiplexor con n lneas de control Departamento Electrnica (Univ. Mlaga) Juan Carlos Tejero Calado

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Figura 5.12. Diseo de multiplexor cuatro a uno: Diagrama funcional; Diagrama lgico en dos niveles.

Figura 5.11. A nivel lgico, su funcionamiento lo podramos representar de la forma


z = d0 xn 1
2n 1
i =0

x1 x0 + d1 xn 1

x1 x0 +

+ d 2n 1 xn 1

x1 x0 =

di xnan11 x1a1 x0a0

x0 = x j , a = i 1j xj = xj

( 5.8 )

Si examinamos la Figura 5.12, que muestra un multiplexor 4 a 1 (MUX-2). El circuito conectar la lnea de datos di a la salida z cuando apliquemos el cdigo
i = ( x1 x0 ) 2

( 5.9 )

a las terminales de seleccin. La tabla de verdad del multiplexor vendr dada por x1 0 0 1 1 Segn esta tabla podemos escribir que
z = d0 x1 x0 + d1 x1 x0 + d 2 x1 x0 + d3 x1 x0 +

x0 0 1 0 1

z d0 d1 d2 d3

( 5.10 )

5.4.2. Realizacin de funciones con multiplexores

Como sabemos, utilizando el teorema de expansin de Shannon, cualquier funcin de conmutacin puede ser expresada de la forma:

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f ( xn 1 ,

, x1 , x0 ) = f ( 0, 0,

, 0 ) xn 1

x1 x0 + f ( 0, 0,

,1) xn 1

x1 x0 +

+ f (1,1,

,1) xn 1

x1 x0 ( 5.11 )

Teniendo en cuenta la ecuacin ( 5.11 ) y la Figura 5.11, cualquier funcin de conmutacin puede ser implementada utilizando un multiplexor con tantas variables de control como variables tenga la funcin como sigue:

Ejemplo
Sea la funcin f = ( 0,1,3) = f ( x1 , x0 ) .
2

Utilizando los resultados anteriores, esta funcin utilizando un MUX-2 puede ser implementada de la forma :

Por otra parte, si a la funcin f ( xn 1 , , x1 , x0 ) le aplicamos el teorema de expansin de Shannon de forma progresiva llegaramos a la expresin:
d0 d1

f ( xn 1 ,

, x1 , x0 ) = f ( xn 1 , 0,

, 0 ) xn 2
d
2n11

x1 x0 + f ( xn 1 , 0, ,1) xn 2 x1 x0

,1) xn 2

x1 x0 +

( 5.12 )

f ( xn 1 ,1,

cuya realizacin con multiplexores se podra realizar como muestra la figura que sigue:
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por lo que cualquier funcin de conmutacin puede ser implementada utilizando un multiplexor con una variable de control menos si se dispone una de las variables tanto en su forma directa como en su forma inversa (doble rail).

Ejemplo
Sea la funcin f = ( 0,1,3) la cual puede ser expresada de la forma:
2

f ( x1 x0 ) = x1 x0 + x1 x0 + x1 x0 = x0 ( x1 + 0 ) + x0 ( x1 + x1 ) = x0 ( x1 ) + x0 (1)

de donde obtenemos que podemos implementar la funciones con menos termnales. El hecho de colocar ceros y unos en las terminales del multiplexor es alo que se le llama programar el multiplexor. A las sucesivas funciones que salen de expandir las funciones de conmutacin, d 0 , d1 , , d 2n1 1 es a lo que se llama residuo. Supongamos ahora una funcin con cinco variables f ( x4 , x3 , x2 , x1 , x0 ) , la cual va a ser implementada con multiplexores con dos variables de control (MUX-2). Para ello, utilizando el teorema de expansin de Shannon expandimos la funcin con respecto de las variables x1 y x2, obteniendo una expresin de la forma
f ( x4 , x3 , x2 , x1 , x0 ) = R0 ( x4 , x3 , x2 , 0, 0 ) x1 x0 + R1 ( x4 , x3 , x2 , 0,1) x1 x0 + R2 ( x4 , x3 , x2 ,1, 0 ) x1 x0 + R3 ( x4 , x3 , x2 ,1,1) x1 x0

( 5.13 )

Cualquiera de los residuos obtenidos en la ecuacin ( 5.13 ) son a su vez funciones de tres variables, x4, x3, x2, las cuales pueden ser expandidas, utilizando el teorema de expansin de Shannon, con respecto de la variables x3 y x2, obtenindose una expresin de la forma.
Ri ( x4 , x3 , x2 , i ) = Ri 0 ( x4 , 0, 0, i ) x3 x2 + Ri1 ( x4 , 0,1, i ) x3 x2 + Ri 2 ( x4 ,1, 0, i ) x3 x2 + Ri 3 ( x4 ,1,1, i ) x3 x2

( 5.14 )
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A su vez, cada uno de los residuos de la ecuacin ( 5.14 ) es funcin de la variable x4, y pueden tomar los valores 0,1, x4 , x4 . A partir de aqu, podemos deducir que la funcin de cinco variables puede ser expresada utilizando multiplexores con dos variables de control de la forma:

En otras implementaciones se debe tener en cuenta que la expansin de los residuos del primer nivel no tiene porque hacerse con respecto de las mismas variables en todos ellos, por lo que las variables de control en los multiplexores del segundo nivel no tienen porque ser iguales.

Ejemplo
Implementar la funcin f ( a, b, c ) = ( 0,1, 2,5, 6, 7 ) con multiplexores de una variable de control.
3

Por manipulacin algebraica podemos obtener:


f ( a, b, c ) = abc + abc + abc + abc + abd = = a bc + bc + bc + a bc + bc + bc =
g0 g1

) (

= a f ( 0, b, c ) + a f (1, b, c )
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g0 = bc + bc + bc = b c + c + bc = b 1 + b c g1 = bc + bc + bc = cb + c b + b = c b + c

Luego la implementacin de la funcin utilizando multiplexores ser:

Como se puede observar, el mtodo anterior es algebraico, puesto que el resultado final se obtiene por una manipulacin algebraica de la funcin. Podemos llegar a un resultado idntico utilizando mapas. Para ello representamos la fundn utilizando mapas, y situando las variables con respecto de las cuales queremos expandir la funcin en un lateral, y el resto de las variables en el otro. Segn esta la funcin anterior quedara:

Segn este resultado, la funcin f puede ser expresada de las siguientes formas:
f ( a, b, c ) = a f ( 0, b, c ) + a f (1, b, c ) f ( a, b, c ) = bc f ( a, 0, 0 ) + bc f ( a, 0,1) + bc f ( a,1, 0 ) + bc f ( a,1,1) Utilizando este mismo sistema, los residuos f(0,b,c) y f(1,b,c) se pueden expresar:

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Por otra parte, si utilizamos MUX-2 la implementacin de la funcin ser:

Como hemos tenido ocasin de comprobar, una misma funcin de conmutacin puede ser implementada de varias formas utilizando multiplexores. Por tanto, se no plantea ahora el problema de la realizacin mnima con multiplexores. Los criterios de coste tiles sern la disminucin de niveles y mdulos. Otro criterio sera la conexin de ceros y unos en las entradas de los multiplexores. Tambin hemos comprobado que el utilizar multiplexores con menos variables de control no lleva a utilizar ms multiplexores, sin embargo, ello tiene la ventaja de que las entradas son funciones con menos variables.
5.4.3. Multiplexores MSI estndar
74x151

El 74x151 que se muestra en la Figura 5.13 es un multiplexor 8 a 1 (MUX-3) con una seal
74x151
7 11 10 4 3 2 1 15 14 13 12

EN A B 9 C D0 D1 D2 D3 D4 D5 D6 D7 Y Y

EN_L C B A

Y_L

1xxx
5 6

0
D0 D1 D2 D3 D4 D5 D6 D7

1
D0 D1 D2 D3 D4 D5 D6 D7

0000 0001 0010 0011 0100 0101 0110 0111

Figura 5.13. Multiplexor 74x151 8 a 1 Departamento Electrnica (Univ. Mlaga) Juan Carlos Tejero Calado

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0 1 2 3

0 1 2 3 0 1

4 5 6 7

0 1 2 3

S1 S0

S2

Figura 5.14. Combinacin de varios multiplexores para la implementacin de un multiplexor 8 a 1 (MUX-3)

de habilitacin EN (activa baja), que hace que la salida sea cero cuando EN = 1. La segunda salida Y activa baja es el complemento de la salida normal. La tabla de verdad del multiplexor 74x151 puede verse tambin en la Figura 5.13. Rara vez el tamao de un multiplexor MSI satisface las caractersticas del problema prctico, por lo que la expansin de la capacidad de un multiplexor a partir de multiplexores ms simples es un problema habitual en los sistemas digitales. La Figura 5.14 muestra un caso particular de aumento de la capacidad de multiplexacin utilizando multiplexores de menor capacidad.

5.5.

DEMULTIPLEXORES

El circuito inverso al multiplexor es el demultiplexor. Un demultiplexor conecta una sola lnea de entrada a una de n lneas de salida, segn lo determine un cdigo de seleccin de s bits, donde
2s n

( 5.15 )

La Figura 5.15 muestra un diagrama un diagrama funcional para un demultiplexor para 1 a n. Utilizamos el cdigo de seleccin para generar un mintrmino de s variables; despus, ese mintmino enva el dato de entrada a travs de una puerta hacia la terminal de salida adecuada. En la Figura 5.15 tambin se muestra un ejemplo especfico con un demultiplexor 1 a 4 con una seal de activacin (E) que controla la operacin del circuito. Cuando E es 1, el circuito puede operar. As podemos describir el funcionamiento de este dispositivo como Yi = ( mi D ) E donde D es la seal de entrada que debe distribuirse a las n lneas de salida. ( 5.16 )

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Figura 5.15. Demultiplexor: Diagrama funcional; Demultiplexor 1 a 4 con activacin

5.5.1. Demultiplexores MSI estndar


74x138

El 74x138 tal y como se muestra en la Figura 5.4 es un decodificador 3 a 8. Sin embargo, podemos modificar la configuracin de este y otros decodificadores para que funcionen como un demultiplexor como se muestra en la Figura 5.16.

5.6.

GENERADOR/DETECTOR DE PARIDAD

Como se muestra e la Figura 5.17, n puertas XOR pueden conectarse en cascada para formar un circuito de n + 1 entradas y una sola salida. Esto se conoce como circuito de paridad impar, porque su salida es uno, si un nmero impar de sus entradas es uno. El circuito con estructura de

Y0 Y1 Y2 Y3 Y4 Y6 Y6 Y7

74LS138

+ 5v

6 4 5 1 2 3

G1 G2A G2B A B C

Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7

15 14 13 12 11 10 9 7

E
GND

A B C

Y0 Y1 Y2 Y3 Y4 Y6 Y6 Y7

ABC
Figura 5.16. Circuito decodificador 74x138 en configuracin de demultiplexor. Departamento Electrnica (Univ. Mlaga) Juan Carlos Tejero Calado

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I1 I2 I3 I4

IN I1 I2 I3 I4 ODD

ODD

IM IN
Figura 5.17.Puertas XOR en cascada: Conexin en cadena; Estructura de rbol.

rbol que tambin se muestra en la Figura 5.17 es tambin de paridad impar, pero es ms rpido. Si la salida de cualquiera de los dos circuitos se invierte, obtenemos un circuito de paridad par, cuya salida es uno si un nmero par de sus entradas es uno.
5.6.1. El generador de paridad de 9 bits 74x280

En lugar de construir un circuito de paridad de bits mltiples con puertas XOR discretas, es ms econmico poner todas las puertas XOR en un solo encapsulado MSI, que solamente tiene disponibles las entradas y salidas primarias en las terminales externas. El generador de paridad de 9 bits 74x280, que se muestra en la Figura 5.18, es un dispositivo de esta clase. Tiene nueve entradas y dos salidas que indican si un nmero par o impar de entradas es uno.
5.6.2. Aplicaciones de verificacin de paridad

En captulos anteriores hemos descrito algunos cdigos de deteccin de errores que hacen uso de un bit extra, denominado bit de paridad, para detectar errores en la transmisin y almacenamiento de datos. En un cdigo de paridad par, el bit de paridad se elige de modo que el nmero total de bits 1 en una palabra de cdigo sea par. Los circuitos de paridad como el 74x280 se utilizan tanto para generar el valor correcto del bit de paridad, cuando una palabra de cdigo es almacenada o transmitida, como para verificar el bit de paridad, cuando una palabra de cdigo es recuperada o recibida.

5.7.

BLOQUE FUNCIONALES ARITMTICOS

En el captulo 2 presentamos los fundamentos de las operaciones aritmticas en diversos sistemas numricos. Todas las computadoras digitales tienen circuitos lgicos que implantan ciertas
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74x280
8 9 10 11 12 13 1 (8) (9) (10) 2 4

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A B C D E F G H I EVEN ODD
5 6

A B C

D E F

(11) (12) (13) (5)

EVEN

G H I

(1) (2) (4) (6)

ODD

Figura 5.18. El generador de paridad impar/par de 9 bits 74x280.

operaciones aritmticas en los sistemas numricos particulares elegidos para su uso en tales computadoras. Como ya expresamos entonces, el sistema numrico de uso ms frecuente para la representacin de los enteros es el sistema numrico con complemento a dos.
5.7.1. Circuitos sumadores binarios bsicos
Semisumador

El sumador ms simple, conocido como semisumador, suma dos operandos de 1 bit xi e yi, y produce una suma de dos bits. Los bits se suman de manera matemtica en binario, como se muestra en la tabla que sigue xi 0 0 1 1 Observamos de esta tabla que s = xi yi c = xi yi La Figura 5.19 muestra una realizacin del circuito semisumador. ( 5.17 ) yi 0 1 0 1 s 0 1 1 0 c 0 0 0 1

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Figura 5.19. Circuito semisumador: Diagrama funcional; diagrama lgico.

Sumador Completo

Cuando se desean sumar dos bits que forman parte de un nmero binario, es necesario sumar a ambos el acarreo procedente de la suma de los bits de peso inmediatamente inferior. La tabla de verdad para este sumador (Sumador Completo) se muestra en la tabla que sigue CIN 0 0 0 0 1 1 1 1 X 0 0 1 1 0 0 1 1 Y 0 1 0 1 0 1 0 1 S 0 1 1 0 1 0 0 1 COUT 0 0 0 1 0 1 1 1

CIN representa el acarreo de la etapa anterior y COUT el acarreo generado mediante la suma de los bits X e Y y el acarreo CIN. Con base a esta tabla de verdad, podemos ver que: S = X Y CIN COUT = XY + XCIN + YCIN ( 5.18 )

La Figura 5.20 muestra la implementacin del sumador completo. A partir de ahora, utilizaremos el sumador completo como un mdulo para crear circuitos mayores empleando los smbolos de la Figura 5.20
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full adder X Y CIN S X Y CIN S COUT

COUT

X COUT S

Y CIN

Figura 5.20. Sumador completo: Diagrama a nivel de puertas; smbolos lgicos.

5.7.2. Sumador paralelo con acarreo en serie

El sumador paralelo con acarreo en serie realiza la suma de dos bits, uno de cada nmero y el acarreo procedente de la suma de los dos anteriores. Por tanto est formado por sumadores completos que realizan la suma de los bits correspondientes de los nmeros a sumar. Los correspondientes acarreos se propagarn a las etapas siguientes con la conexin de COUT de la etapa precedente al CIN de la siguiente etapa, tal y como se muestra en la Figura 5.21. Es este tipo de sumadores, el acarreo se propaga en serie de un sumador al siguiente lo que implica que el tiempo necesario para que se realice la suma es igual a n veces, una por cada bit que se pretende sumar, el tiempo que tarda en generarse el acarreo en un sumador. Este montaje es adecuado para la realizacin de sumadores en los que el tiempo de operacin no tiene que ser reducido al mnimo. La Figura 5.22 muestra el circuito comercial 74x283 el cual es un sumador de cuatro bits
5.7.3. Sumador paralelo con acarreo anticipado

En el diseo de los circuitos aritmticos, con frecuencia queremos mejorar el desempeo de un circuito aumentando la velocidad con que se pueden realizar las diversas operaciones, como la suma binaria.
x3 X c4 COUT S s3 y3 Y CIN c3 x2 X COUT S s2 y2 Y CIN c2 x1 X COUT S s1 y1 Y CIN c1 x0 X COUT S s0 y0 Y CIN c0

Figura 5.21.Sumador paralelo con acarreo en serie Departamento Electrnica (Univ. Mlaga) Juan Carlos Tejero Calado

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74x283
7 5 6 3 2 14 15 12 11

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C0 A0 B0 A1 B1 A2 B2 A3 B3 S3 C4 S0 S1 S2

4 1 13 10 9

Figura 5.22. Sumador comercial de cuatro bits 74x283.

El diseo del sumador ms rpido sera estrictamente paralelo. Es decir, todas las entradas se aplicaran en forma simultnea y se propagaran a travs de dos niveles de lgica para obtener el resultado. Sin embargo, este mtodo requerira una gran cantidad de circuitos lgicos y no sera prctico. Sin embargo, existen varios trminos medios, como son los sumadores con acarreo anticipado. Aqu los sumadores completos son divididos en grupos, utilizndose una lgica de derivacin de acarreos para acelerar la propagacin del acarreo. Al examinar la ecuacin ( 5.18 ) obtenemos que podemos redefinirla en los trminos que sigue: Cn = an bn + ( an + bn ) Cn 1 ( 5.19 )

De donde se deduce que Cn puede tomar valor 1 si los dos bits de la etapa an y bn toman valor 1 simultneamente o bien si cualquiera de ellos es uno y a su vez lo es tambin el acarreo de la etapa anterior. El trmino anbn genera un acarreo en la propia etapa y se denomina generador de acarreo Gn. El trmino (an + bn) permite la propagacin del acarreo de la etapa anterior y se llama propagador Pn. Por lo tanto, la ecuacin ( 5.19 ) puede ser expresada como Cn = Gn + Pn Cn 1 ( 5.20 )

A partir de aqu, podemos deducir la ecuacin del acarreo anticipado de n etapas para un sumador de n bits. Si se denomina Ce al acarreo que se aplica en la primera etapa resulta que C1 = G1 + PCe 1 En la segunda etapa: C2 = G2 + P2 C1 = G2 + P2 G1 + P2 PCe 1 En la tercera etapa: C3 = G3 + P3C2 = G3 + P3 ( G2 + P2C1 ) = G3 + P3G2 + P3 P2C1 = G3 + P3G2 + P3 P2G1 + P3 P2 PCe 1 En la ensima etapa se tiene: Cn = Gn + PnGn 1 + Pn Pn 1Gn 2 +
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+ Pn Pn 1

P2G1 + Pn Pn 1

P2 PCe 1

( 5.21 )

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Figura 5.23. Sumador completo con salidas de propagacin y generacin: Diagrama funcional; Diagrama a nivel de puertas lgicas.

La Figura 5.23 muestra la el diagrama funcional y la estructura interna de un sumador completo con salidas de propagacin y generacin. Tomando como referencia la ecuacin ( 5.21 ) podramos disear un circuito generador de acarreos, el cual al ser utilizado con el sumador completo con salidas de propagacin y generacin de la Figura 5.23 dara lugar al sumador con acarreo anticipada de cuatros bits que se muestra en la Figura 5.24
5.7.4. .Restadores binarios bsicos

Los circuitos que efectan la resta de nmeros binarios se pueden desarrollar de la misma forma que en el caso de la suma binaria. Podramos disear restadores completos del mismo modo que lo hicimos para los sumadores completos, como el que se muestra en la Figura 5.20, y despus conectarlos en cascada para obtener restadores mayores.

Figura 5.24. Diseo de sumador con acarreo anticipado. Departamento Electrnica (Univ. Mlaga) Juan Carlos Tejero Calado

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Cuando hay que realizar sumas y restas, como en los circuitos aritmticos de una computadora digital, podemos simplificar el diseo global mediante el uso de la aritmtica en complemento a 2. Recordemos que la resta en el sistema numrico de complemento a 2 se realiza de la manera siguiente:

( R )2

= ( P )2 ( Q ) 2 = ( P )2 + [Q ]2

= ( P )2 + ( Q )2 = ( P )2 + ( Q ) + 1
2

( 5.22 )

donde [Q ]2 = Q + 1 simboliza que el complemento a dos de un nmero en base dos es igual a


2

dicho nmero complementado mas uno. La Figura 5.25 ilustra el uso de un sumador binario que realiza sumas y restas. El mdulo sumador realiza la funcin

( )

( )2 = ( a )2 + ( b )2 + C0

( 5.23 )

Cuando la lnea S/R es cero. Por el contrario, cuando la lnea de seleccin S/R es uno, las puertas XOR obtienen el complementa del valor de entrada (a), adems de introducir un uno en el acarreo inicial, es decir, aadir un uno al resultado final de la suma, obtenindose un resultado similar al de la ecuacin ( 5.22 ), es decir, el circuito funciona como un restador.

Figura 5.25. Sumador-restador en complemento a 2 Departamento Electrnica (Univ. Mlaga) Juan Carlos Tejero Calado

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Deteccin de un desbordamiento aritmtico

Como ya estudiamos en el captulo 2, el intervalo de valores que podemos representar mediante nmeros de n bits en el sistema numricos complemento a dos es
2n 1 N 2n 1 1

Cualquier operacin aritmtica que intente generar un valor fuera de este intervalo producir un condicin de desbordamiento. En estos casos, el nmero resultante de n bits no es una representacin vlida del resultado; por tanto, hay que detectar todas las condiciones de desbordamiento de modo que no se utilicen en forma inadvertida resultados no vlidos. En el captulo 2 mostramos que, en la aritmtica de complemento a dos, se tienen condiciones de desbordamiento cuando se suman dos valores positivos cuya suma es mayor que 2n-1- 1 o dos valores negativos cuya suma es menor que -2n-1. En ambos casos, el resultado tiene un bit de signo incorrecto. Por tanto, podemos detectar el desbordamiento observando los bits de signo de los operandos y del resultado. La Tabla 5.2 muestra las ocho posibles situaciones que pueden ocurrir en la etapa ms significativa de un sumador de n bits. Los bits an-1 y bn-1 representan los bits de signo de los nmero por sumar, as que son entradas de esta etapa, junto con el bit de acarreo cn-2. Las salidas de la etapa son el acarreo de salida y los bits de suma cn-1 y sn-1, respectivamente. Como vemos en la tabla, ocurre un caodicin de desbordamiento en dos casos: la suma de dos valores positivos que producen un bit de signo sn-1 = 1, lo que indica un resultado negativo, y la suma de dos valores negativos que produce un bit de signo sn-1 = 0, lo que indica un resultado positivo. Por tanto, una expresin lgica para la condicin de desbordamiento V es
V = an 1bn 1sn 1 + an 1bn 1 sn 1

( 5.24 )

Entradas del Sumador Salidas del sumador Desbordamiento an-1 bn-1 cn-2 cn-1 sn-1 V

0 0 0 0 1 1 1 1

0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1

0 0 0 1 0 1 1 1

0 1 1 0 1 0 0 1

0 1 0 0 0 0 1 0

Tabla 5.2. Etapa ms significativa de un sumador de n-bits

Tambin podemos detectar los desbordamientos observando los bits de acarreo de entrada y acarreo de salida, cn-2 y cn-1, respectivamente, de la etapa ms significatica del sumador completo.
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f1, A<B B
Comparador de magnitud

f2, A=B f3, A>B

Figura 5.26. Diagrama funcional de un comparador

Si analizamos las dos filas de la Tabla 5.2 donde ocurren los desbordamientos, podemos ver que stas son las nicas dos situaciones en que cn 2 cn 1 .

5.8.

COMPARADORES

Un comparador es un dispositivo aritmtico que determina la magnitud relativa de dos nmeros binarios y que tiene aplicaciones diversos sistemas digitales. En general, un comparador puede realizar una comparacin de magnitud de dos palabras A y B en cdigos binarios o BCD. Se toman tres decisiones completamente decodificadas acerca de las dos palabras, y estn disponibles en las salidas; a saber, A > B, A < B y A = B.Ver la Figura 5.26. Si
A = ( An 1 An 2 A0 ) 2 B = ( Bn 1 Bn 2 B0 ) 2

entonces el comparador generar tres seales de salida, como sigue: f1 = 1, f 2 = 1, f 3 = 1, si A < B si A = B si A > B

Dicho de otro modo, un comparador es un mdulo lgico combinatorio de 2n entradas y 3 salidas.

5.9.

EJEMPLO DE DISEO: UNA UNIDAD ARITMTICA-LGICA DE COMPUTADORA.

Los diseos de la mayor parte de los sistemas de cmputo combinan las operaciones aritmticas y lgicas en una nica unidad funcional llamada unidad aritmtica-lgica, o ALU. El smbolo lgico estndar de una ALU aparece en la Figura 5.27. La salida de la ALU es un nmero binario de n bits, F = (fn-1 f0)2, que es el resultado obtenido al realizar cierta operacin aritmtica o lgica sobre dos nmeros binarios de n bits, u operandos, A = (an-1 a0)2 y B = (bn-1 b0)2. La operacin por realizar queda determinada mediante un cdigo de seleccin de k bits s = (sk-1 s0)2, donde el nmero de posibles operaciones de la ALU es 2k. Diseemos un mdulo ALU que realice ocho funciones, para lo que necesitaremos un cdigo de seleccin de tres bits, definidos como se muestra en la Tabla 5.3. Haremos un diseo en forma jerrquica descendente. Esto significa que descompondremos el diseo de nivel superior de la ALU inicialmente en varios mdulos. Estos mdulos se deben descomponer a su vez, hasta que todo el diseo se pueda representar mediante una jerarqua interconectada de mdulos funcionales pequeos y bien definidos.
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Figura 5.27. Smbolo lgico de una ALU

El intervalo deseado de nmeros que debe manejar la ALU para una aplicacin determina el nmero de bits , n de los nmeros binarios A, B y F. Para facilitar el desarrollo del diseo de un circuito ALU que se pueda utilizar para valores arbitrarios de n , comenzaremos nuestro diseo descendente descomponiendo nuestra ALU en secciones de 1 bit, donde la seccin i realiza las funciones deseadas sobre los bits ai y bi de los operandos y produce el bit de resultado fi, como se muestra en la Figura 5.28. Para las funciones aritmticas, observe que cada seccintiene una entrada de acarreo Ci-1 y una salida Ci. Una vez que hayamos diseado el circuito para la seccin bsica de un bit, podermos crear una ALU de n bits (es decir, una ALU para la que A, B y F sean nmeros de n bits) conectando en cascada n secciones de 1 bit, como en la Figura 5.28, con un circuito especial para generar el acarreo inicial en la entrada C-1. Ahora consideremos el diseo de una seccin bsica de 1 bit. Como las cuatro operaciones aritmticas estn relacionadas, al igual que las cuatro operaciones lgicas, podemos dividir la seccin de ALU en tres mdulos: Una unidad aritmtica (AU), una unidad lgica (LU) y un multiplexor de salida. La Figura 5.29 ilustra esto con un diagrama de bloques. Los cdigos de seleccin de la Tabla 5.3 se definen de modo que el bit S2 determina si la salida fi debe ser un resultado aritmtico o lgico. Por tanto, el multiplexor de salida selecciona la salida AU (fi=fAUi) para s2 = 0, y la salida LU (fi = fLUi) para s2 = 1. Ahora desarrollaremos el diseo de cada uno de los tres mdulos de la Figura 5.29. El multiplexor de salida es un mdulo multiplexor 2 a 1 estndar, ya analizado en este captulo. Como Cdigo de seleccin S2 S1 S0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 Funcin ALU = A+ B = A B = A +1 = A 1 = A B = A B =A = A B Descripcin Suma Resta Incremento Decremento AND OR NOT XOR

F F F F F F F F

Tabla 5.3. Tabla funcional de la ALU Departamento Electrnica (Univ. Mlaga) Juan Carlos Tejero Calado

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Figura 5.28. Particin de una ALU en secciones de 1 bit: Seccin de ALU de un bit; ALU de n bits como cascada de n secciones de 1 bit

es un diseo secillo y directo, no hay que descomponerlo ms. La Figura 5.30 muestra un circuito con puertas NAND en dos niveles para el multiplexor dos a uno. Ahora analizaremos el diseo de la unidad lgica. Las funciones lgicas de un sistema de cmputo digital son operaciones paralelas que se realizan un bit a la vez. Esto significa que el bit i del resultado, fLUi, es una funcin lgica de los bits de entrada ai y bi. Un mtodo para implementar el mdulo LU consiste en utilizar un nica puerta lgica para realizar cada una de las cuatro funciones lgicas, de modo que la salida de la puerta deseada sea elegida mediante un multiplexor 4 a 1, segn el cdigo de seleccin s1s0. Este circuito aparece en la Figura 5.31, donde lasa entrads x e y de la LU se conectan a las entradas ai y bi de la ALU, respectivamente, y la salida de la LU se conecta a fLUi.

Figura 5.29. ALU de un bit dividida en unidades aritmtica y lgica separadas. Departamento Electrnica (Univ. Mlaga) Juan Carlos Tejero Calado

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Figura 5.30. Multiplexor dos a uno.

Si es importante el nmero de puertas del mdulo LU, podemos plantear una nica funcin lgica, a partir de los datos de la Tabla 5.3 y reducir la funcin mediante un mapa de Karnaugh, obteniendo la siguiente ecuacin lgica reducida: f = s1 xy + s0 xy + s0 xy + s1s0 x ( 5.25 )

La Figura 5.31 muestra el mapa de Karnaugh y la realizacin de la LU en dos niveles utilizando puertas NAND.

Figura 5.31. Realizacin de la unidad lgica: Realizacin sencilla con un multiplexor; Circuito minimizado. Departamento Electrnica (Univ. Mlaga) Juan Carlos Tejero Calado

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Podemos disear la unidad aritmtica de nuestra ALU con el mtodo ya descrito en este captulo. La suma y la resta se realizaran con un nico circuito sumador completo (FA) como el de la Figura 5.20. Cuando las secciones de la ALU se conecten en cascada, las etapas FA se conectarn en la configuracin del sumador con acarreo en serie de la Figura 5.21. Ahora, recordemos que un sumador completo de n bits realiza la expresin F = X + Y + C1 ( 5.26 )

Podemos implementar con facilidad las cuatro operaciones aritmticas deseadas controlando los valores Y y C-1 en la ecuacin ( 5.26 ). Por tanto, disearemos un circuito que producir la salida yi para cada mdulo FA, segn los bits s1 y s0 del cdigo de seleccin, y otro circuito para obtener C-1. La Figura 5.32 muestra la configuracin completa de la seccin AU de 1 bit. Observe que la entrada xi del FA simplemente se conecta a la entradad ai de la ALU. Consideremos cada una de las cuatro operaciones aritmticas por separado.
Suma: F =A + B. En este caso, para el mdulo FA, slo hacemos X = A, Y = B y C-1 = 0, Por tanto, el mdulo Y-GEN debe conectar la entrada bi a la entrada yi del FA. Resta: F = A B. Si recordamos la definicin del complemento a dos,

= A+ B = A + [ B ]2 ( 5.27 ) b1b0 ) + 1 = A + ( bn 1

Por tanto, implementamos la resta haciendo yi = bi y C1 = 1 . En consecuencia, el mdulo Y-GEN debe conectar el complemento de bi a la entrada del FA.

Figura 5.32. Diagrama de bloques de la seccin de AU Departamento Electrnica (Univ. Mlaga) Juan Carlos Tejero Calado

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Incremento: A = A + 1. En este caso, hacemos Y = 0 y C-1 = 1 en la ecuacin ( 5.26 ). Por tanto, el mdulo Y-GEN debe proporcionar 0 a la entrada yi de la FA. Decremento: A = A 1. De nuevo, utilizamos la definicin del complemento a dos como sigue:

= A 1 = A + ( 1) = A + [ 00 01]2 ( 5.28 )

= A + (11 11)

= A + (11 11) + 0 Por tanto, realizamos la funcin decremento haciendo las entradas del FA yi = 1 y C-1 = 0. La Tabla 5.4 resume el anlisis anterior, enumerando los valores necesarios para las entradas yi y C-1 del FA para cada una de las cuatro operaciones aritmticas. Con esta trabla, podemos deducir circuitos lgicos para el mdulo Y-GEN de la Figura 5.32 y el mdulo C-GEN de la Figura 5.28 Para el circuito Y-GEN, indicamos yi sobre un mapa de Karnaugh, como en la Figura 5.33 (a) y (b). Obtenemos la ecuacin lgica para la salida yi como sigue:
Funcin Suma Resta Incremento Decremento

s1 0 0 1 1

s0 0 1 0 1

yi bi bi 0 1

C-1 0 1 1 0

Tabla 5.4. valores de yi y C-1 para las funciones aritmticas

S1 0 0 0 0 1 1 1 1

S0 0 0 1 1 0 0 1 1

bi 0 1 0 1 0 1 0 1

yi 0 1 1 0 0 0 1 1 (a)

Suma Resta Incremento Decremento

Figura 5.33. Diseo del mdulo de circuito Y-GEN. a) Tabla de verdad. b) Mapa de Karnaugh. c) Circuito lgico Departamento Electrnica (Univ. Mlaga) Juan Carlos Tejero Calado

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S0 0 0 1 1

S1 0 1 0 1

C-1 0 1 1 0 (a)

Suma Resta Incremento Decremento

Figura 5.34. Diseo de mdulo de circuito C-GEN. a) Tabla de verdad. b) Mapa de Karnaugh. c) Circuito lgico

yi

= s1s0bi + s0bi + s1s0 = s0 ( s1bi )

= s0 ( s1bi ) + s0 ( s1 + bi )

( 5.29 )

La Figura 5.33 (c) muestra un circuito lgico que realiza la ecuacin ( 5.29 ). Para el circuito C-GEN, indicamos C-1 sobre un mapa de Karnaugh, como en la Figura 5.34 C1 = s1 s0 + s1s0 ( 5.30 ) a y b y obtenemos la siguiente ecuacin lgica: = s1 s0 Realizamos la ecuacin ( 5.30 ) mediante una nica puerta XOR, como en la Figura 5.34 (c). Ahora formamos la seccin ALU de 1 bit interconectando los mdulos individuales antes desarrollados (LU, FA, Y-GEN y MUX). El circuito completo para la seccin ALU de 1 bit aparece en la Figura 5.35. El paso final del proceso de diseo consiste en crear nuestra ALU de n bits conectando en cascada n secciones ALU de 1 bit y conectando el mdulo C-GEN como se muestr en la Figura 5.28

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Figura 5.35. Seccin de ALU completa de 1 bit

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