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Cap 5 - Logica Combinacional Con MSI y LSI - Morris Mano (Version Antigua)
Cap 5 - Logica Combinacional Con MSI y LSI - Morris Mano (Version Antigua)
IC
il
'f
Lógica combinacional
con MSI Y LSI
-
4
N
.)
:!
5-1 INTRODUCCION
E l p r o p ó s i t o d e l a s i m p l i f i c a c i ó n d e l a s f u n c i o n e s d e B o o l e errn
s o bcircuito
t e n e r u nde
a
resulte en
expresión algebraica ql-r" "uuttao. se configure c o s-
que determina un circuito de bajo
baio costo. stn emoarJo, eL criterio
simplificación
;;'; il;;"'áLú. -iii a"ni'irse si se va a evaluar el éxito de la
de diseño para los circuitos combinacionales
i;g;"á;. proc.di-iunto
las compuertas nece-
p.?r."ira" en la secci ón 4_2 minimiza el número de
s a r i a s p a r a e j e c u t u , - u n u f u n c i ó n d a d a . E s t e p r o c e d i m i e n t o c l á que
s i c outilice
asume
función' aquel
que, dados do, cir"uiiot qu" tuuti"an ,la misma
que cuesta menos' Esto no es
menos compuertas et pte^fetible debido a
se usan circuitos integrados'
.,u".ru.iurnénte cierto cuando
C o m o s e i n c l u y e n v a r i a s c o m p u e r t a s l ó g i c a s e n u n a s o l a p a s t ipastilla
lla..de
CI se vuelv" la máyoría de lás compuertas de una
".onO--i"";;;;
u t i l i z a d a a u n q u e a l h a c e r l o s e a u m e n t e e l t o t a l d e c o m p u e r t a s . M á sCI aún '
son
algunas de las i"t";;;;;;iones entre las . compuert,as ,en muchos
usar tantas interconexiones
internas a la pastilla y es más económico
minimizar el número de conexiones entre pa-
i,.,i".rru. posiblés pu.u Sd"t
t i l l a s e x t e r n a s . O o n l o s c i r c u i t o s i n t e g r a d o s ' n o e s l a c a n t i d usado
a d d e cyo m elpnú-
uer.
número y tipo de cI
tas lo que determl"un .i áo"lo, .ino e"l
putá ejecutar una función
mero de interconexiones externas necesariu*
dada.
H a y n u m e r o s a s o c a s i o n e s c u a n d o e l m é t o d o c l á s i c o d e l a S e c c i ó n d4a- 2 -
p a r a e j e c u t a r. u n a f u n c i ó n
no produce el mejor circuito combinacional en este
de simplificación
da. Además, la tabla áe verdad y el procedimiento
método se vuelve -"v1t-pficado, ti nú-"to de variables de entrada es
final"l obtenido dice si debe ser configu-
excesivame.rt" gru.,Jé. El circuito
SSI' cuales podrían
rado con ,rnu .or,"*i¿n aleatoria de compuertas 'las.
grande de cI y cableado de intercone-
utilizar un número relativamente
d e u n procedimiento de di-
xión. En la mayoría á" to' casos la aplicación para una función
combinacional
seño alterno prr"d"*ptoautl' un circulto clásico. La
al seguir el método de diseño
dada aun -e¡o, q.re-el obtenido
p o s i b i l i d a d d e u n p , o " " a i , , ' i " ' ' t o d e d i s e ñ o a l t e r n o d e p e n d e d e u n p r o b l e unma
il;;;;ilii;l i""g""¡ á"r diseñador.El métodoclásicoconstituve
que se producen resul-
procedimiento geneál tal, que si se usa se garantiza
t59
I60 L O G I C AC O M B I N A C I O N ACLO N M S I Y L S I
CAP. 5
tados.. sin-embargo,
-cuando se amplía el método clásico es aconsejable
investigar la posibilidad de un método alterno que sea más eficient" p"r,
el problemaparticular entre manos.
Lg Rqimerapregunta que debe contestarseantes de pasar por un di-
seño detallado de un circuito combinacional,es si la función éstá dispo_
nible e¡ una pastilla de cI. La mayoría de circuitos MSI se obtienen co-
mercialmente. Estos circuitos realizan funciones digitales específicas
comúnmenteusadas en el diseño de sistemas de compirt"do.r, digit"l".r.
Si no se encuentra un componente MSI que produ"ca exactamente la
función necesaria,un diseñador recursivo dete poder formular un método
para incorporar un MSI en un ci¡cuito. La selecciónde componentesMSI
con preferenciasobre las compuertas SSI es extremadamenieimportante
ya que invariablemente dará como resultado una reducción considerable
de pastillas de CI y de cablesde interconexión.
La primera mitad de este capítulo presenta ejemplos de circuitos
combinacionalesdiseñados por métodos diferentes á lor pto"edimientos
clásicos. Todos los ejemplos demuestran la construcción interna de las
funciones MSI existentes. Así se presentan nuevas herramientas de di-
señoy al mismo tiempo se familiariza el lector con las funcionesMSI exis-
tentes. Es muy importante conocer las funciones MSI existentes no sola-
mente en el diseñode circuitos combinacionales,sino también en el diseño
de sistemas de computadoresdigitales más complicados.
ocasionalmente se encuentran circuitos MSI y LSI que pueden apli-
carse directamente al diseño y ejecución de cualquier ciicuilo combina-
cional. Cuatro técnicas de diseño de lógica combinacionalmediante MSI
y LSI se introducen en la segundamitad de este capítulo. Estas técnicas
hacen uso de las propiedadesgeneralesde los decohificadores,multiple-
xores' memorias de programación (RoM) y arreglos lógicos p.ogru-rúle,
(PLU). Estos cuatro componentesde cI tiénen u"n gran"nú-.ro á" aplica-
ciones. Su uso en la configuraciónde circuito" descritos
aquí es una de las muchas aplicaciones. "o*bittu"ionales
5-2 S U M A D O R P A R A L E L OB I N A R I O
La suma de dos números binarios en paralelo implica que todos los bits de
los sumandos están disponibles para el cálculo al mismo tiempo. Como en
cualquier circuito combinacional, la señal debe propagarse por las com-
t62
No seusa
L5
a.
A2
Entrada
BDC ^
^1
¡ Salida de
e x c e s o3
Bl
B2
B3
D
- Ll
puertas antes que Ia suma de salida correcta esté disponible en Ios termi-
de
irte, ¿" salid;. El tiempo de propagacióntotal es igual al retardo
propagaciónde una compuertatípica multiplicando por el número de nive-
ies'de compuertasen el circuito. El mayor tiempo de propagaciónen un
sumador paralelo es el tiempo que se toma el bit de arrastre en propagarse
pá, to. ,rr*adore. completoÁ.Cbmo cada bit de la salida de suma depende
del valor del arrastre ie entrada, el valor de S, en cualquier estado dado
en el sumador, estará en su valor final establesolamentehasta que el bit
de arrastre de entrada a este estado se haya propagado.ConsidéreseIa
.átidu S, en la Figura b-1. Las entradasA, y Bt alcanzanun valor esta-
la
ble tan pronto como las señalesde entrada se apliquen al sumador.Pero
entrada de arrastre C., no va a su estado estable final hasta que esté dis-
ponible c3 en su valoi de estado estable.De manera similar, c, tiene que
;.;;.;; i, C, t así sucesivamente hasta C1' Así, irán la salida Sr y el
arrastre C, a un valor final de estado estable hasta que se propagueel
arrastre a través de todos los estados.
El número de niveles de compuertaspara la propagacióndel arrastre
se puede deducir del circuito del sumador completo. Este circuito es de-
¿ucldo en la Figura 4-5 y redibujado en la Figura 5-3 por conveniencia'
Las variables de entrada y salida usan el suscrito i para denotar un estado
tipico de un sumador pu.ál"lo. Las señalesen P, y G, llegan a su valor de
esiado estable despuéi de la propagaciónpor sus compuertasrespectivas'
Estas dos señalesio.t a todos los sumadorescompletosy depen-
"om,rnei
den solamentede los bits de entrada de los sumandos.La señal del arras-
tre de entrada, C,, se propagaal arrastrede salida, C¡+t a través de una
I compuerta AND y una óompuerta OR, lo cual constituye dos niveles de com-
p""riu. Si hay cuatro sumadorescompletos en el sumador paralelo, la
salida de arrastre Cu tendrá 2X4:8 niveles de compuertasdesde C1
hasta Cr. El tiempo d" p.oprgución total en el sumador será el tiempo de
t63
Figura 5-3 Circuitosumadorcomplet'
P,: A,@ B,
G,: A,B,
S,:4Oq
C¡*t: Gi + PiCi
Cz: Gt + PtCl
Ct: Gz+ P2C2: Gz* Pz(Gt + P,C,) : G 2 + P 2 G t+ P z P t C l
Cq: G t + P 3 C 3 : G t I P 3 G 2+ P 3 P 2 G :+ P 3 P z P t C l
en
Como las funciones de Boole para cada arrastre de salida se expresan
suma de productos, cada fun¿ión debe ser configurada con un nivel de
de
compuerta; AND seguidas de una compuerta OR (o mediante dos niveles
Ca se configuran con
NAND). Las tres fiinciones de Boole para C2, Ct Y
que
el generador del arrastre primario mostrado en la Figura 5-4. Nótese
y C2 para propagarse; de hecho C', se pro-
Ca no tiene que esperar u C,
paga al mismo tiemPo que C:¿Y C;.*
La construcción de un sumador en paralelo de 4 bits con un arrastre
posterior se muestra en la Figura 5-5. cada salida de suma requiere dos
genera la
compuertas OR-exclusivas. La salida de la primera OR-exclusiva
vari;ble 4 y la compuerta AND genera la variable G¡. Todas las P y G se
generan en ios .riueies de compuértas. Los arrastres se propagan a través
5-3 S U M A D O RD E C I M A L
Sumador BDC
C o n s i d é r e s eI a s u m a a r i t m é t i c a d e d o s d í g i t o s d e c i m a l e s e n B D C , c o n u n
arrastre posible de un estado anterior. Como cada dígito de entrada no
e x c e d ea l á s u m a d e s a l i d a n o p u e d e s e r m a y o r q u e 9 + 9 + 1 : 1 9 , siendo
el 1 en la suma, el arrastre de salida. Al suponer que se aplican dos dígitos
BDC a un sumador binario de 4 bits, el sumador formará la suma enbina'
rio y producirá un resultado que puede variar entre 0 y 19. Estos números
d e c i " m a l e ss e l i s t a n e n l a T a b l a 5 - 1 y s e m a r c a n c o n s í m b o l o s K , Z * , Z r ,
Z¿ y 2,. K es el arrastre y los s\scritos bajo la Ietra Z representan los
pÁ* s,' 4, 2 y 1 que deben ser asignados a los cuatro bits en el códig<r
blC. La primera óolumna en Ia tabla Iista las sumas binarias a medida
que aparec;n en las salidas de un sumador binarío de 4 bits. La suma de
salida de dos dígítos decimales debe representarse en BDC y debe apa-
recer en la forma listada en la segunda columna de la tabla. El problema
es encontrar una regla simple por medio de la cual el número binario en la
primera columna puede convertirse a la correcta representación de dígi-
tos BDC del número en la segunda columna.
Al examinar el contenido de la tabla, es aparente que cuando la suma
binaria sea ig¡al o menor que 1001, el correspondiente número BDC es
idéntico y por tanto no se necesita conversión. Cuando el número binarir,r
e s m a y o r q u e 1 0 0 1 s e o b t i e n e u n a r e p r e s e n t a c i ó nB D C n o v á l i d a . L a s u m a
d e l b i n a r i o 6 ( 0 1 1 0 )a I a s u m a b i n a r i a I o c o n v i e r t e a l a r e p r e s e n t a c i ó nB D C
correcta y también produce el arrastre de salida requerido.
El circuito lógico que detecta Ia corrección necesaria puede derivarse
de las entradas de la tabla. Es obvio que se necesita una corrección cuando
168 L O G I C AC O M B I N A C I O N A
CLO N M S I Y L S I CAP. 5
Ia suma binaria tiene un arrastre de salida K:1. Las otras seis combina-
ciones desde 1010 hasta 1111 que necesitan una corrección tienen un 1 en
la.posiciónzr. Para distinguirlosdel númerobinario 1000y 1001que tam-
bién tienen un 1 en la_posiciónzr, se especificará
más adólante[ue z, ó
zt debentener un 1. La condición para que una correccióny un anastre
de salida pueda ser expresadapor *.dio d. u.,u función de Boole:
C: K + Z B Z 4 +Z 8 Z 2
cuando c: l, es necesarioagregar0110a Ia suma binaria y suministrarun
arrastre de salida a Ia siguienteetapa.
I
Tabla 5-1 Deducciónde un sumadorBDC
K z8 z4 z2 zl C ,s8 s4 s2 ,sr
0' 0 0 0 0 00000 0
0 0 0 0 I 00001 I
0 U 0 I 0 00010 2
0 0 0 I I 00011
0 0 I 0 0 00100 A
0 0 I 0 I 00101 5
0 0 I I 0 00110 6
0 0 I I I 00lll 7
0 I 0 0 0 01000 8
0 I 0 0 I
I 01001 9
0 0 l0 r000 0 r0
0 0 ll r000 I ll
0 00 l00l 0 t2
0 0l l00l I l3
0 r0 l0l0 0 l4
0 rl l0l0 I l5
I 0 0 00 l0ll 0 ló
I 0 0 0l l0tl I t7
I 0 0 t0 rl00 0 l8
I 0 0 ll 1100 I l9
lJn sumador BD.c. es un circuito que agrega dos dígitos BDC en para-
lelo y produce un dígito suma en BDC. unsrimador gbc dene incluir
Ia
c o r r e c c i ó n l ó g i c a e n s u c o n s t r u c c i ó n i n t e r n a . p a r a a g r e g a r0 1 1 0 e n l a
suma
binaria, se usa un segundo sumador binario de 4 bils óo*o ." muesrra
en
la Figura 5-6. Los dos dígitos decimales, conjuntamente con
un arrastre
de entrada, se agregan primero en el sumadoi binario de 4 bits
superior
para producir la suma binaria. cuando el arrastre de salida
es igual u
no se agrega nada a la suma binaria. cuando es igual a 1 se agrega "u.o,
el bi-
nario 0110 a la suma binaria por medio del sumadór binario
de ? bits lnre_
Sumando Sumando
nI
!
' ,1
Entrada
Salida de Sumador binario de 4 bits de arrastre
arrastre
28 24 22 zl
Bit de
arrastre
de saiida
5-5 DECODIFICADORES
*El
TTL tipo 7485 en un comparador de magnitud de 4 bits. Tiene tres entradas más
para conectar los comparadores en cascada (ver Problema 5-14).
Figura b-Z Comparador de magnitudes de 4 bits
Entradas
xyz Do Dt D2 D3 D4 Ds D6 D1
000 10000000
001 01000000
010 00100000
0l I 00010000
r 00 00001000
l0l 00000100
r l0 00000010
I ll 00000001
173
I74 L O G I c Ac o M B I N A C I o N A L
coN MSI Y LSI CAP. 5
,l
_]:
on nl rr rn
ll\
D,, Dl D\ D2
"t,, i.
0t D4 D\ D1 Db
X X X X
Dr De X X
Y
Figura 5-9 Mapa para simplificar un decodificador BDC a decimal
Dz: x'Yz'
Ds: wz
se ob-
Usando los términos de no importa para las otras salidas,
tiene el circuito mostrado en ia Figura 5-10. D e e s t a m a n e ra los
tárminosdenoimportacausanunareducciónenelnúmerode
entradas en Ia mayoría de las compuertas AND'
la minimiza-
un diseñador cuidadoso debería investigar el efecto de
ción anterior. A p e s a r d e q u e b a j o l a s c o n d i c i o n e s d e o p e r a c i ó n normal las
seis combinacionós i n v á l i d a s n u n c a o c u r r e n . ¿ Q u é p a s a r í a s i h ay una falla
y ocurren? un análisis del circuito de la Figura 5-10 m u e s t r a que las seis
combinaciones no válidas de entrada p r o d u c i r á n l a s s a l i d a s listadas en
la Tabla 5-3. El lector p u e d e m i r a r l a t a b l a y d e c i d i r s i e i d i s e ñ o es buencr
I o malo.
D | : w'x'Y'i
Dr: r'Y:,'
Dl:x')z
I
DB: t ''
I
Figura 5-1O Decodificador BDC a decimal
Tabla 5-3 Tabla parcial de ve¡dad para el circuito de la Fizura 5-10
Entradas Salidas
wxyz Do Dt D2 D3 D4 D5 D6 D7 D8 Ds
0 0010000010
I 0001000001
0 0000100010
I 0000010001
0 0000001010
I 0000000101
otra decisión de diseño razonable podría ser el hacer todas las sali-
das iguales a 0 cuando ocurre una combinación de entrada no válida.* Es-
to requeriría díez compuertas AND de cuatro entradas. Se deben considerar
otras posibilidades pero de todas maneras no se deben tratar las condicio-
nes de no importa indiscriminadamente, sino que se debe tratar de inves-
tigar su efecto una vez que el circuito esté en operación.
S(",.y,z) : >(1,2, 4, i)
C ( * ,y , z , ) : ) ( 3 , 5 ,6 , 7 )
*
El CI tipo 7442 es un decodificador BDC a decimal. Las salidas seleccionadas
están
en el estado de 0 y todas las combinaciones inválidas darán una salida de solo unos.
176
ig
iq
'rt
$
rl
decofificador
-' 3x I
Demultiplexores
Do Do
decodificador Dl demultiplexor Dl
2x4 2x4
D2 u2
D3 t)-
E
Act ivación
Selección
(a) Decodificador con activado¡ (b) Demultiplexor
178
I-
:a
,i
sEc.5-5 I79
DECODIFICADORES
Codificadores
lJn codificador es una función digital que produce una operación inversa
a Ia del decodificador. Un codificador tiene 2" (o menos) líneas de entrada
v n líneas de salida. Las líneas de salida generan el código binario para las
I80 L o G I c A c o M B I N A C I o N A Lc o N M S I Y L S I
CAP. 5
t : D2i_D'* Dul O,
z: D1lDrl D5l D,
'Por
eiem¡rlo el CI tipo 24149.
Tabla 5-4 Tabla de verdad de codificador octal a binario
Entradas
Do Dl D2 D3 D4 Ds D6 D.l
10000 0 00 0 00
01000 0 00 0 0l
00100 0 00 0 l0
00010 0 00 0 ll
00001 0 00 00
00000 I 00 0l
00000 0 l0 l0
0 0l ll
1 00000
5-6 MULTIPLEXORES
Selección
( c ) Diagrama de bloque
182
Tabla de lunción
É's Salida Y
lx todo 0
00 s e l e c c i ó nA
0l s e l e c c i ó nE
s
( s e l e c c i ó n)
L
(habilita)
F ( A ,B , C ) : X 1 , 3 , 5 , 6 )
La función puede ser configu¡ada con un
multiplexor de 4 a ._como se
muestra en la Figura 5-1g.Dos de las variabrer
aíó." frii.u'a las líneas
de selecciónen eseorden, es decir, b s"
conects I s1 y c ase. Las entra-
das del multiplexor son 0,.1, ,l y Á',.-clundo
BC : oo rá .rtia" F: 0 ya que
Io :0. Por tanto, ambosd¿.irri"á.*ín"iiros
mo_: A,B,C, y mn: AB,C,pro-
ducen una salida 0, ya que la salida es 0 cuando
BC: 00 sin tener en cuen-
t a e l v a l o r d e A . ; C u a n d bB C : 0 t , l a s a l i d a¡ =
ambostérminos mínimosryt_:^A,B,C ^u: AB,C i;" o*1, :,. por tanto,
i producenuna salida de 1
ya que la salida es 1 cuandoBc :0r sin
tener en cuentaer varor de A. cuan_
do BC:10 la entrada /, es seleccionada.como
A se conectaa esta entra-
da, la salida será igual á 1,soramentepara el
término mínimo ma:ABC,,
pero no para el término.mínimorn2:A,BC,,
debido qu"¿,: t,'entonces
A 0 como r, : 0 se tiene enton"". F: 0. Finalmente " cuandoBC: rl
= I se
seleccionala entrada r, . como A' se conectaa
esta entrada, ra salida será
igrral a 1 solamente para el término minimo ,{ :
t;e;; no para rnz :
ABC. Esta información se sumariza en la Figuru
s-rsol,-ücr"l
' -- ra tabla
de verdad de la función que se requiere ejecütar. . " ""
La anterior discusión muestrá por análisis que
er multiplexor confi-
gura la función requerida. se representará
ahora un procedimiento generar
para configurar cualquier función de Boole
de n vaiiabll.- un multi_
plexor de 2"-1 a 1. "o.,
184
00 0
Io
001
It MUX 010
v'
r 4xl 0l.l
13 J1
r 0. 0
s6
l0t
l l0
ltl
(c ) Tabla de configuración
Io
/r MUX
Io It 12 13
r.
, 4xl
C, 0 : 4-7d
C coot 13 Jr Jo
ll
t.
MLjX
r, r )
8r I
l1
A, I,
A
It,
/r .f: \l .!r,
C o m p á r e s e a h g r a e l m é t o d o d e l m u l t i p l e x o r c 1 ¡ t re l m é t o d o d e l c o d i t i -
cador paia configurar los circuitos combinacio¡ales. El método del decodi-
sólo
ficadoi requiere .,na comprrerta OR para cada función de salida, más
se necesitÁ un decodificaáor para generar todos los térmings m í n i m o s ' El
método del multiplexor usa unidades de menor tamaño p e r t ) r e q u l e r e ull
s a l i d a . P o d r i a 5 ' s ¡ ¡ ¿ 2 o t t n b l ea s u m i r q ue
multiplexor para cada tunciórl de
c o l l u n a p e q u e ñ a c a n t i d a d d e s a I i c l a s se
los circuitos combinacionales
p u e d a n r e a l i z a r c o n m u l t i p l e x o r e s . L o s c i r c u i t o s c o m b i t l a c i o n a l e sc ( ) n m u -
del
c h a s f ' u n c i g n e sd e s a l i d a p r o b a b l e m e n t e u s a n m e n o s C I c o n e l m e t ¡ c l o
decodificador.
para lir
A u n q u e l o s m u l t i p l e x o r e s y d e c o d i f i c a d o r e ss e p u d i e r a n u s a r
c o m b i n a c i o n a l e s , d e b e t e t r e r s e e n c u e n t a que l()s
ejecución de los circuiios
decodificadores s e u s a n p r i n c i p a l m e n t e p a r a d e c o d i f i c a r l a i n f b r maciti¡
lexorei para fbrmar un camino selecto e¡tre múltiples
ü i r r u r i u y , l o s m u l t i p^destino.
i¡,entu. y ,r., solo .Se deberían considerar cuando se diseñan pe-
187
r
188 L O G I c Ac O M B I N A C I O N ACLO N M S I Y L S I CAP. 5
5-7 M E M O R I AD E S O L O L E C T U R A( R O M )
n entradas
¡n salidas
Términos mínimos
Direccción de entrada
0
I
2
decodificador
5x32
128 enlaces +
Fr f1 13
C o n f i g u r a c i ó nd e l ó g i c a c o m b i n a c r o n a l
F , ( A , ,A ) : > ( 1 ,2 , 3 )
Fr(Ar, Ao): >(0, 2)
H
ti
*
t;
';
t;
'i
z¿
¿C
a
:
F
'i
9a
O-:
óN
C,^
(J bc
t9l
192 L O G I c Ac o M B I N A C I o N A Lc o N M S I Y L S I CAP. 5
:.4
Entradas Salidas i?
At Ao 85 84 83 82 Bt Bo
0 0 000000 0
0
0 I 000001 I
0
I 0 000100 4
0
I I 001001 9
0
0 0 010000 l6
I
0 0ll00l 25
I I
I 0 100100 36
I
ll000l 49
I I t
^2 ^
ñl ro
A2 At Ao Fr F2 F3 F4
0 00 0000
0 0l 0000
0 l0 000I
ROM 0 ll 0010
8x4 00 0100
0l 0ll0
10 l00l
Ft F2 F3 F4 1l ll00
D
Bs B ^ B3 B2 Bl
Tipos de ROM
Los caminos necesarios en una RoM pueden ser programados de dos ma-
neras diferentes. La primera se llama programación por mascara y la hace
e l f a b r i c a n t e d u r a n t e e l ú l t i m o p r o c e s od e f a b r i c a c i ó n d e l a u n i d a á . E l p r o -
cedimiento para fabricar una RoM requiere que el cliente llene la tábla
de verdad según lo que se desea que la RoM satisfaga. La tabla de verdad
debe ser entregada en una forma especial suministrada por el fabricante.
Muy a menudo, se entrega en cinta de papel o tarjetas perfbradas en el
formato especificado en la hoja de datos de una RoM parficular. El fabri-
cante hace Ia máscara correspondiente para que los caminos produzcan
unos y ceros de acuerdo a Ia tabla de verdad del cliente. Este procedimien-
to es muy costoso ya que el vendedor le carga al cliente una tarifa especial
por hacerle una RoM con máscara. Por esta razón, Ia programación con
máscara es económica solamente si se van a fabricar grandes cantidades
del mismo tipo de configuración de ROM.
Para pequeñas cantidades, es más económico usar un segundo tipo
d e R o M l l a m a d o m e m o r í a p r o g r a m a b L ed e s o l o l e c t u r a o p R o M ( d e p . o g r a -
mable read-only memory). cuando se ordenan, las unidades pRoM .onti.-
nen ceros (o unos) en cada bit de las palabras almacenadas. Los enlaces
en el PROM se rompen por medio de pulsos de corriente a través de los
terminales de salida. un enlace roto define un estado binario y uno no
roto representa el otro estado. Esto le permite al usuario programar Ia
unidad en su propio laboratorio para lograr la relación deseáda*entre las
direcciones de entrada y las palabras almacenadas. Comercialmente se
obtienen unidades especiales llamadas programadores de pVoM para faci-
litar este procedimiento. De todas formas, todos los procedimientos para
programar las RoM son procedimientos de los materiales (hardware) aun-
que se use la palabra programación.
EI procedimiento de los materiales para programar RoM o pRoM es
irreversible y una vez programados el patrón dado es permanente y no
puede alterarse. una vez que se ha establecido un patrón de bits se debe
descartar la unidad si se quiere cambiar el patrón de bits. Un tercer tipo
d e u n i d a d e s l a l l a m a d a P R O M b o r r a b l e o E p R o M ( d e e r a s a b r ep R o M ) .
Las EPROM pueden ser recuperadas a su valor inicial (todos unos o todos
ceros) aunque se hayan cambiado previamente. cuando una EpRoM se
coloca bajo una luz ultravioleta especial por un periodo dado de tiempo, Ia
radiación de onda corta descarga los puentes internos que sirven de con-
tactos. una vez borrada la RoM regresa a su estado inicial para ser re-
programada. Ciertas RoM pueden ser borradas con señales eléctricas en
v e z d e l u z u l t r a v i o l e t a y s e l e s l l a m a a l g u n a s v e c e sR O M e l é c t r i c a m e n t e
o l t e r a b l eo E A R O M .
La función de una RoM puede interpretarse de dos maneras diferen-
tes. La primera interpretación es la de una unidad que configura cualquier
circuito combinacional. Desde este punto de vista, cada terminal de sálida
t!?
{i
5-8 L O G I C OP R O G R A M A B L(E
ARREGLO PLA)
(!
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F¡ O.
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197
198 L O G T CCAo M B | N A C | O NCAOL NM S ty
LSt
C A p .5
PLA programable por máscara,
el cliente debe entregar una
gramación der pLA al fabricante tabla de pro_
Est.a tabra.se,r.u
producir un pLA hecho puru io, el fabricante para
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se llama arregto tógryo
iroer"iitt"2n ,t ,o,ip, fi,Te field prosram_
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oe crerros procedimientosrecomendadás. usuariopor medio
"i comerciales
de materiales (hardwa..l pu.u-
u.u.-"on¡u.rta-e.,te-"o., ciertos F'LA.
Tabla de programadel pLA
Fz: AC + BC
e n e l t é r m i n o p r o d u c t o s e m a r c a c o n u n g u i ó n . C a d aentradas
t é r m i n oyp rlaso d c,m-
uctose
entre las
asocia con una .o-prrarü AND. Los caminos
puertas AND se ru columna llamada entradas.un 1en la
"!p;^fi;;¡u:o Ia correspondienteentrada
columna de entraoal-s;;;ili"" Ln camino desde producto. un 0 err la
que forma el término
a la entrada ¿" ru
"o*pir"ilu-AND Éa*i'o entre la entrada correspondiente
columna de entrada;;;;ift;";
complementaday t" de la compuerta AND' Un guión no especifica
"rri."d" los que quedan forman los
conexión. Los enlaces adecuadosse rompen.y
ü Figura 5--26-Se asurne que los
caminos deseadoscomo se muestra "n
terminales abiertos ;;1"";";;"erta AND se óomportan como una entrada
de 1.
L o s c a m i n o s e n t r e l a s c o m p u e r t a s A N D y o R s e e s p e ccon i f i cunos
a n b apara
jolasco
se marcan
lumn'rs llamadas sat'idas.Las variables de salida de la
f'unción' En el ejemplo
aquellos términos pr"J".t" que formulan la
Figura 5-27 se tiene:
F, : AB, + AC
producto 1 y 2 y
de tal forma que Ft 'i¿r-i"" se marca con un 1 para los términos
producto g. Cudu término producto que tiene
con un guión Para el IJ
,{
\------Y---,
00 00 L
0l 00 ¡'1 =AB,+AC
l0 00
ll 0l
l0 B
00
OI 1l
l0 00
l1 I
1l
(a) Tabla de verdad
,{ I
\_---r--J
C
¡:. -_AC + BC
(b) SimplificaciónPormaPa
AB, I 10 1
AC l ll l1
3 1l -l
BC
TT TiC
A)' I o{ I I
L L
--_-J -_
L C
F1=AC+AB+BC FI.=8,C,+A,C,+ABC
B
I
U 0 0 0 0
,{ 0 ,tI 0 0
-r--/ \____Y_/
L
CT ttL
5-9 N O T A SC O N C L U Y E N T E S
201
t¿
202 L O G I c Ac o M B I N A c I o N A LC o N M S I Y L S I CAP. 5 .
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PROBLEMAS
5-1. Diseñe un convertidor de código de exceso 3 a BDC usando un circuito MSI
de sumadores completos de 4 bits.
5-2. Usando cuatro circuitos MSI, construya un sumador paralelo binario para
sumar dos números binarios de 16 bits. Marque todos los arrastres entre
ios circuitos MSL
5-3. Usando 4 compuertas OR-exclusivas y un circuito MSI de sumadores comple-
tos de 4 bits, construya un sumador sustractor paralelo. Use una variable
de selección de entrada V de tal manera que cuando V:0, el circuito suma
y cuando V: t, el circuito resta. (Sugerencia: use la sustracción por com-
plementode 2.)
5-4. Deduzca la ecuación de dos niveles para el bit de arrastre de salida C, mos-
trado en el generador de bit de arrastre posterior de la Figura 5-5.
5-5.' (a) Usando el procedimiento de configuración AND-OR invertida descrito en
la Sección 3-7, demuestre que el bit de arrastre de salida en el sumador
completo puede expresarse como:
203
rl
Figura P5-6 Primeraetapade un sumadorparalelo
5-7.!, (a) Asuma que la compuerta oR-exclusiva tiene una demora de propagación
de 20 ns y que las compuertasAND y OR tienen una demora de propaga-
ción de 10 ns. ¿Cuál es el tiempo total de demora de propagaciónen el
sumador de 4 bits de la Figura b-5?
(b) Asuma que C5 se propagaen el recuadrode la Figura b-b al mismo tiem-
po que otros bits de arrastre (ver Problema 5-4).¿Cuál será el tiempo de
demora de propagacióndel sumador de 16 bits del Problema 5-2?
l.
5-8. Diseñe un multiplicador binario que multiplique un número de 4 bits B:
b3b2btbo por un número de 3 bits A -- ararao para formar el producto
C : c 6 c 5 c a cca2 c t c o . E s t o p u e d e l o g r a r s ec o n 1 2 c o m p u e r t a sy d o s s u m a d o -
res paralelos de 4 bits. Las compuertasAND se usan para formar los produc-
tos en pares de bits. Por ejemplo, el producto de o6 y b6 pueden generarse
sacando la función AND de o¡ con ó¡. Los productos parciates formados por
Ias compuertasAND se suman con los sumadoresparalelos.
5-9., ¿Cuántas entradasde no importa hay en un sumadorBDC?
5-10. Diseñe un circuito combinacionalque genereel complementode 9 del dígito
BDC.
5-11. Diseñe una unidad aritmética decimal con dos variables de selección,vt y
vo y dos dígitos BDC, A y B. La unidad debe tener cuatro operacionesarit-
méticas que dependen de los valores de las variables de selección de la ma-
nera como se muestraa continuación.
Función de salida
00 A + 9's complementode B
0l A+B
l0 I * lO's complementode B
ll A + | (agreguelaA)
204
,
P R O B T E M A S 205
^3
A<B
12
Al
Ao
C ircuito
dela A>B A>B
Figura 5-7
B3
B2
Bl
Bo A=B
A<B
A>B
A=B
I
al CI tipo 74L85
lógicamente
Figura P5-14 Circuitoequivalente
23 22 2l
ABCD
32x6ROM
Ft F2 F3 Ft Fs
\___Y-_i L____T____-_J
l0r 100
Figura P5-27 Conversorde binario a decimal
206
PROBLEMAS 2O7
que
5-28. .Pruebe que una ROM de 32 X 8 puede usarse para configurar un circuito
de un número de 5 bits de entrada con Bo : Ao !
genere ei cuadrado binario
É, : 0. Como en la Figura 5-24(a). Dibuje el diagrama de bloque del circuito
y lirt. las primeras y últi*u. entradas de la tabla de verdad de la ROM.
5-29.,7¿Qué tamaño de ROM se usaría para configurar:
(a) Un sumador sustractor BDC con una entrada de control para seleccio-
nar entre Ia suma Y la resta?
(b) un multiplicador binario que multiplica dos números de 4 bits?
(c) unos multiplexores dobles de 4 a 1línea con entradas de selección co-
munes?
/ remplaza con una
S-gO/ Cada inversor de salida en el PLA de la Figura 5-26 se
OR-exclusiva. Cada compuerta OR-exclusiva tiene dos entradas.
compuerta
la compuerta oR y la otra entrada se
una entrada se conecta a Ia salida de
por medio de enlaces a una señal equivalente a cero o uno' Demues-
conecta
tre cómo ."leccionu. la salida verdadera,/complemento en esta configuración'
que
S-gf l Deduzca la tabla de programación del PLA para el circuito.combinacional
el número de términos
eleva al cuadrado ,r., iú.n".o de 3 bits. Minimice
producto. (Ver la Figura 5-24 para la configuración con ROM equivalente')
de código de
5-32. Liste la tabla de programación del PLA para el convertidor
BDC a exceso 3 definido en la Sección 4-5'