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MODULO 1
CONCEPTOS DE SISTEMAS DIGITALES Y DEL DISEÑO DIGITAL 1.1Clasificación de los sistemas digitales. Señal Una forma de dato que es usualmente concebida como una secuencia de valores de una escala cuantitativa (amplitud) registrada (medida, tabulada o graficada) contra el tiempo. Señal Analógica Es una señal que consiste de un voltaje variable continuo. Por ejemplo las señales que son generadas por fuentes de sonido son señales analógicas. Señal Digital Una forma de onda o señal cuyo voltaje en cualquier tiempo en particular tendrá cualquier otro valor de un grupo de niveles discretos, generalmente 2; una señal de 2 niveles es llamada señal digital binaria o señal binaria. En los circuitos lógicos binarios, en los que solo 2 voltajes discretos son usados, un nivel corresponde al nivel lógico 1 (verdadero), usualmente el nivel alto, y otro al nivel lógico 0 (falso). Sistema Digital Cualquier sistema que maneja señales digitales (discretas). Clasificación de los Sistemas Digitales Los sistemas digitales pueden ser de dos tipos: Combinacionales: Son aquellos en los que la salida del sistema sólo depende de la entrada presente. Secuenciales: La salida depende de la entrada actual y de las entradas anteriores. Esta clase de sistemas necesita elementos de memoria que almacenen información del sistema previa a la actual. 1.2 Hardware Digital Proceso de diseño Un sistema combinacional a nivel de 1 bit es aquel que contiene como representación básica la tabla d verdad y como elemento básico de información el bit.

ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD El diseño de un sistema combinacional a nivel de 1 bit consiste en transformar entre sí las distintas representaciones del sistema a diseñar. El proceso de transformación es: 1. 2. 3. 4. 5. 6. 7. 8. 9. Descripción textual del sistema a diseñar Determinación de las variables de entrada y salida Tabla de verdad Forma estándar (expresión booleana) Mapa de Karnaugh y/o tabular Quine-McCluskey Expresiones mínimas Expresiones NAND o NOR Diagrama lógico Implementación mediante CI´s (compuertas9

Diseño de Hardware digital Tarea 1 entregar conforme al formato F-EE-01para: - Licenciatura en informática - Ingeniería en computación - Ingeniería en comunicaciones y electrónica

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MODULO 2
INTRODUCCIÓN A LOS CIRCUITOS LÓGICOS Y VHDL 2.1 Álgebra de Boole y Simplificación Lógica 2.1.1 Variables y funciones Una variable binaria puede tomar el valor de 0 o 1. Una función es una expresión formada por variables binarias. Las variables binarias se representan mediante las letras mayúsculas del abecedario comenzando con su primera letra (A, B, C,…., n), donde el número máximo de variables en una función binaria será representado por el bit: 2 n −1 . Las funciones se expresarán mediante operadores lógicos (AND, OR y NOT), paréntesis y signos de igual. 2.1.2 Compuertas lógicas y circuitos Inversión o negación (complemento NOT) Esta operación se indica con una barra sobre la variable o por medio de un apóstrofe en el lado superior derecho de la variable, en este curso emplearemos esta última notación. El apóstrofe (‘) es un operador algebraico que invierte el valor de una variable, es decir, si A denota la señal de entrada de un inversor, entonces A’ representa el complemento de tal señal. Ejemplo Sí A = 0 entonces B = 1, donde B=A’ Ecuación Entrada A B=A’ 0 1 Salida B 1 0

Tabla de verdad del inversor

Símbolo lógico del inversor o negación (complemento)

X=A*B La multiplicación lógica se describe de la forma que solo si sus dos entradas están en 1 la salida será 1 en caso contrario la salida estará en 0. Multiplicación lógica (AND) La representación matemática de una multiplicación lógica de dos variables se hace por medio un signo asterisco (*) entre las dos variables. La multiplicación lógica de las variables A y B se enuncia de la siguiente forma. X=A+B La suma lógica se describe de la forma en que si una de sus entradas esta en 1 la salida será 1 en caso contrario (las dos entradas en 0).ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD Suma lógica (OR). . Entrada A Entrada B 0 0 1 1 0 1 0 1 Salida X 0 1 1 1 Tabla de Verdad de la función OR Símbolo lógico para la compuerta OR. la salida será 0. Ejemplo La suma lógica de las variables A y B se enuncia de la siguiente forma. La representación matemática de una suma lógica de dos variables se hace por medio un signo más entre las dos variables.

ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD Entrada A Entrada B Salida X 0 0 0 0 1 0 1 0 0 1 1 1 Tabla de verdad de la función AND Símbolo lógico de la función AND Circuitos lógicos Circuito 74LS04 Hex Inverter Configuración de los pines del 74LS04 .

ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD Circuito 74LS32 Quad 2-input Or Gate Configuración de los pines del 74LS32 Circuito 74LS08 Quad 2-input And Gate .

Símbolo lógico de la función lógica Xor ENTRADA A ENTRADA B SALIDA X 0 0 1 1 0 1 0 1 0 1 1 0 Tabla de verdad de la función lógica Xor Ecuación lógica y operador lógico X = A ⊕ B . donde están incluidas dichas operaciones. La operación lógica Xor tiene la siguiente forma X= A’B + AB’.ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD Configuración de los pines del 74LS08 Otras compuertas Xor y Xnor Estas operaciones lógicas se forman con las anteriores operaciones lógicas (And. Or y Not).

donde están incluidas dichas operaciones.ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD La operación lógica Xnor tiene la siguiente forma X= A’B’ + AB. Símbolo lógico de la función Xnor ENTRADA A ENTRADA B SALIDA X 0 0 1 1 0 1 0 1 1 0 0 1 Tabla de verdad de la función Xnor Ecuación lógica y operador lógico X = A ⊗ B Circuitos lógicos Circuito 74LS86 Quad 2-input Exclusive Or Gate Configuración de los pines del 74LS86 .

.1. primero determinaremos cuantos y que tipo de símbolos lógicos utilizaremos. Comencemos con un ejemplo sencillo. del a siguiente ecuación: X = A' B + B' C .3 Diagramas lógicos A partir de una ecuación lógica se realizará un diagrama lógico utilizando los símbolos lógicos anteriores conocidos.ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD Circuito 74HC7266 Quad 2-input exclusive Nor (CMOS) Configuración de los pines del 74HC7266 2.

ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD Necesitamos 2 símbolos de la AND. para cada uno de los términos de la suma lógica que se tiene. por tanto necesitaremos 1 símbolo de la OR y 2 símbolos de la NOT para A’ y B’ de cada término es decir: 2 símbolos AND para cada término 1 símbolo OR para sumar los dos términos 2 símbolos NOT para A’ y B’ de cada término El diagrama completo sería: X = A' BC + B ' C + A' C '+A' B ' C '+AB ' Otro ejemplo más complejo sería la siguiente ecuación: Y su diagrama lógico sería: .

El valor asignado a cada fila de cada columna (0 o 1) se obtiene como respuesta a la siguiente pregunta: ¿Qué valor debe tomar la salida si el valor de la entrada es el representado por su fila. Tendrá 2 n filas. siendo conocido el comportamiento del sistema? 2.ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD 2.1. y se compone de tantas columnas como variables de entrada haya.4 Leyes y reglas del algebra de Boole . Se divide en dos partes entrada y salida: • La entrada se coloca en la parte izquierda. y tantas columnas como variables de salida. En la tabla de verdad queda expresado de forma completa y sin ambigüedades lo que ocurre en la salida del sistema digital en función de los valores de las variables de entrada.1. donde n es el número de variables. Cada fila de la entrada es una combinación distinta de las otras filas. Tiene el mismo número de filas que la entrada.4 Tablas de verdad La tabla de verdad es la representación más común del comportamiento de un sistema digital binario. y debe entenderse como una combinación de valores de las variables de entrada que se propone al sistema digital para obtener su salida • La salida se coloca a la derecha.

ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD L1. Teorema de Morgan a )( A + B )' = A' B ' b)( A )' = A'+ ' B B . Elemento nulo a ) A +1 =1 b) A * 0 = 0 L7. Elemento complementario a ) A + A' =1 b) A * A' = 0 L5. Ley de absorción a) A + A * B = A b) A * ( A + B ) = A L9. Propiedad asociativa a) A * ( B * C ) = ( A * B) * C b) A + ( B + C ) = ( A + B ) + C L10. L11. Propiedad distributiva a) A * ( B + C ) = A * B + A * C b) A + ( B * C ) = ( A + B ) * ( A + C ) L4. Propiedad conmutativa a) A + B = B + A b) A * B = B * A L2. Elemento identidad a )0 + A = A b)1 * A = A L3. Ley de convolución ( A' )' = A L8. Teorema del consenso a ) AB + A' C + BC = AB + A' C b)( A + B )( A'+ )( B +C ) = ( A + B )( A'+ ) C C Donde el término B*C es el consenso de los otros dos. Propiedad de idempotencia a) A + A = A b) A * A = A L6.

La función lógica para la tabla se determina expresando las combinaciones 010. La función obtenida es la suma de productos.4.2 Formas estándar de las expresiones booleanas Suma de Productos (SDP) Mintérminos La suma de productos de una función lógica es la suma de los mintérminos correspondientes a las líneas de la tabla de verdad para las que la función produce una salida igual a 1. Por tanto.ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD 2. Cada mintérmino de la función anterior representa una compuerta AND de tres entradas y la implementación de la función es posible a través de la aplicación de la operación OR a las salidas de las cuatro compuertas AND.4. el número total de compuertas AND dependerá del total de mintérminos de la expresión.7)= A'*B*C' + A*B'*C' + A*B'*C + A*B*C. A*B'*C y A*B*C: F1= ∑ A. 100.5.C ( 2. A*B'*C'. Ejemplo Dada la siguiente tabla de verdad obtenga los mintérminos es decir. las combinaciones o filas donde la salida sea 1 Filas 0 1 2 3 4 5 6 7 A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 Función de salida F1 0 0 1 0 1 1 0 1 La función puede ser expresada conformando un término mínimo por cada combinación de variables que producen un 1 en la función para luego obtener la suma de todos los términos. 5 y 7 como A'*B*C'. 101 y 111 es decir las filas 2.B. Producto de sumas (PDS) Maxtérminos .

el número total de compuertas AND dependerá del total de mintérminos de la expresión.1. 011 y 110 como (A+B+C). . 001.1 Diseños con compuertas NAND y NOR Los circuitos combinacionales se construyen más a menudo con compuertas NAND o NOR. 2. La función lógica para la tabla se determina expresando las combinaciones 000. (A+B'+C') y (A'+B+C). Ejemplo Dada la siguiente tabla de verdad obtenga los maxtérminos es decir.2. La función obtenida es el producto de sumas.B.C( 0.3.ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD El producto de sumas de una función lógica es la multiplicación de los maxtérminos correspondientes a las líneas de la tabla de verdad para las que la función produce una salida igual a 0. (A+B+C'). que con compuertas AND y OR debido a que son más comunes desde el punto de vista de hardware en la forma de circuitos integrados.4)= (A+B+C)*(A+B+C')*(A+B'+C')*(A'+B+C). Por tanto. La compuerta NAND se dice que es una compuerta universal porque cualquier sistema digital puede implementarse con ella. las combinaciones o filas donde la salida sea 0 Filas 0 1 2 3 4 5 6 7 A 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 C 0 1 0 1 0 1 0 1 Función de salida F2 0 0 1 0 0 1 1 1 La función puede ser expresada conformando un término máximo para cada combinación de variables que producen un 0 en la función y luego obtener el producto de todos los términos. Cada maxtérmino de la función anterior representa una compuerta OR de tres entradas y la implementación de la función es posible a través de la aplicación de la operación AND a las salidas de las cuatro compuertas AND. La función lógica es la siguiente: F2=  ∏ A.

ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD Símbolo lógico y función que realiza. incluso su igualdad con el Teorema de Morgan Circuito 74LS00 Quad 2-input Nand Gate Entrada A 0 0 1 1 Entrada B 0 1 0 1 Salida X 1 1 1 0 Tabla de verdad de la función Nand .

Eliminar del diagrama cualquier doble negación en cascada ya que la inversión doble no realiza una función lógica. Dibujar el diagrama lógico con compuertas AND. Esta dificultad se evita por el uso de simple manipulaciones de circuito las siguientes simples reglas: 1. . Dibujar un segundo diagrama lógico con la lógica NAND equivalente para cada compuerta AND. OR y NOT 3. OR y NOT a partir de la expresión algebraica 2. OR y NOT y convertir las funciones en la lógica NAND. por lo común es bastante complicada debido a que implica un gran número de aplicaciones del teorema de De Morgan. OR y NOT en operaciones NAND. La conversión de la expresión algebraica para operaciones AND.ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD Implementación de una función Booleana método de diagrama de bloques Una forma conveniente de implementar un circuito combinacional con compuertas NAND es obtener las funciones booleanas simplificadas en términos de AND.

ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD Ejemplo de Implementación de un circuito Lógico con Compuertas NAND F = A (B + CD) + BC’ PASO 1: Implementación AND/OR/NOT PASO 2: Sustitución con funciones equivalentes NAND PASO 3: Eliminar los pares de inversores en cascada CIRCUITOS DIGITALES CON COMPUERTAS NOR .

Por esta razón. incluso su igualdad con el Teorema de Morgan Circuito 74LS02 Quad 2-input Nor Gate Entrada A Entrada B Salida X . La compuerta NOR se dice que es una compuerta universal porque cualquier función booleana puede implementarse con ella. Símbolo lógico y función que realiza. todos los procedimientos para la lógica NOR forman un dual de los procedimientos y reglas correspondientes desarrollados para la lógica NAND.ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD La función NOR es dual a la función NAND.

ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD 0 0 1 1 0 1 0 1 1 0 0 0 Tabla de verdad de la función Nor Implementación de una función Booleana método de diagrama de bloques .

Dibujar un segundo diagrama lógico con la lógica NOR equivalente para cada compuerta AND. OR y NOT a partir de la expresión algebraica 2. Eliminar del diagrama cualquier doble negación en cascada ya que la inversión doble no realiza una función lógica. Ejemplo de Implementación de un Circuito Lógico con Compuertas NAND F = A (B + CD) + BC’ PASO 1: Implementación AND/OR/NOT PASO 2: Sustitución con funciones equivalentes NOR PASO 3: Eliminar los pares de inversores en cascada . Dibujar el diagrama lógico con compuertas AND.ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD El procedimiento de diagrama de bloques para implementar funciones booleanas con compuertas NOR es similar al procedimiento para compuertas NAND: 1. OR y NOT 3.

3 Aplicación del Algebra de Boole para resolver problemas reales. Esta variable tendrá un valor 1 cuando la proposición sea verdadera y un 0 cuando la proposición sea falsa. Hallar una función de conmutación que especifique el comportamiento deseado del circuito 2. El primer paso para escribir una expresión algebraica que se corresponde con la declaración anterior consiste en asociar una variable booleana con cada proposición del enunciado. Hallar una expresión algebraica simplificada de la función (a través del algebra de Boole) 3. y para esto se siguen 3 pasos: 1. o si es después de las 6 de la tarde y la ventana no esta cerrada. Implementar la función simplificada utilizando los elementos lógicos disponibles El ejemplo siguiente ilustra como pasar del enunciado de un problema directamente a una expresión algebraica que representa el comportamiento deseado del circuito. Utilizaremos la siguiente asignación de variables: La alarma sonará X si y sólo si . Para la aplicación real del algebra de Boole se parte de un enunciado el cual se convertirá a una expresión de forma booleana del tipo que se requiera. Un circuito de alarma se diseña para que funcione del siguiente modo: La alarma sonará si y sólo si la alarma esta activada y la puerta no esta cerrada.ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD 2.

ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD La alarma esta activada A y o Es después de las 6 de la tarde y C La ventana esta cerrada D La puerta esta cerrada B Por tanto hay que asignar los valores de verdad a las variables de la siguiente forma: X=1 X=0 Suena alarma No suena alarma Para que la alarma suene se tiene que: A=1 y B=0 (La palabra “y” indica la operación lógica AND) Entonces A*B’= Suena alarma C=1 y D=0 Entonces C*D’= Suena alarma La palabra “o” indica la operación lógica OR que es una alternativa y representada en forma booleana sería X = AB '+CD ' La implementación del diagrama lógico sería: 2.4 Introducción a las herramientas del Diseño asistido por computadora .

Ingeniería en comunicaciones y electrónica MODULO III . Tarea 2 entregar conforme al formato F-EE-01.ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD Este tema se verá mediante software en clase con cañón. para: . revisar en su disco el archivo Electronicworkbench_512 en formato winrar para descomprimir en tú computadora a fin de utilizarlo como herramienta de diseño.

ubicado en la fila 0 y la columna 10.1 Mapas de Karnaugh (3 variables) El mapa de Karnaugh se construye a partir de la tabla de verdad de la función lógica.1) F(0.1.1) F(1.1) F(1. Por tanto.0) F(0. El mapa por medio de una matriz de 8 celdas. cuyo equivalente es el término A’BC’ ó el decimal 2. en un arreglo de una matriz de 2x4.0) F(1.1. Línea 0 1 2 3 4 5 6 7 A B C 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 Mintérmino Mintérmino mx A’B’C’ m0 A’B’C m1 A’BC’ m2 A’BC m3 AB’C’ m4 AB’C m5 ABC’ m6 ABC m7 Función de Salida F(0. .0. la celda m2 corresponde al mintérmino 2.ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD OPTIMIZACION DE FUNCIONES LOGICAS 3. Sus valores son 00. Métodos de minimización 3.1.0. la primera fila contiene el primer valor posible ("0") y la segunda fila el valor ("1").0) F(1. 01.1. representa los ocho mintérminos posibles que se pueden obtener con tres variables.0) F(0.0.1. Las variables 2 y 3 se agrupan por columna y se distribuyen en las cuatro columnas de acuerdo a las combinaciones posibles para obtener los mintérminos requeridos. La unión de estos dos números da el número 010.1) La tabla muestra el mapa de Karnaugh para 3 variables.1. 10 y 11. Por ejemplo.0.

Ejemplo: Con la siguiente tabla de verdad obtener mapa de Karnaugh y función booleana Línea 0 1 2 3 4 5 6 7 A B C Salida F 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 1 1 0 1 1 1 1 0 1 1 1 1 1 El mapa de Karnaugh se configura de acuerdo a los mintérminos iguales a 1 y las celdas se agrupan como se muestra en la figura .ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD (b) (c) La característica de ordenamiento de un mapa de Karnaugh radica en el cambio de un solo bit en los términos de las celdas adyacentes de filas y columnas. 01. por eso resulta el orden: 00. cambiando cada vez una sola variable. 11 y 10. En la tabla las entradas BC se colocan secuencialmente.

La diferencia radica en el número de variables de entrada.0. Del primer grupo resulta el término A ya que para las cuatro columnas de la tabla existen transiciones entre las variables B y C. m5.1.1.1) F(0.ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD El primer grupo se forma con los mintérminos m4. Línea 0 1 2 3 4 5 6 7 8 9 10 A B 0 0 0 0 0 0 0 0 1 1 1 0 0 0 0 1 1 1 1 0 0 0 C D Mintérmino 0 0 1 1 0 0 1 1 0 0 1 0 1 0 1 0 1 0 1 0 1 0 A’B’C’D’ A’B’C’D A’B’CD’ A’B’CD A’BC’D’ A’BC’D’ A’BCD’ A’BCD AB’C’D’ AB’C’D AB’CD’ Mintérmino mx m0 m1 m2 m3 m4 m5 m6 m7 m8 m9 m10 Función de Salida F(0.1.0.0.1.0) F(1.1. El segundo grupo da como resultado el término BC por el cambio existente en la variable A.1.0. en un arreglo de 4 x 4.0) F(0.0) F(0.0.0.1.1 Mapa de Karnaugh de cuatro variables La construcción de un mapa de Karnaugh de 4 variables es similar al de 3 variables.0.0.1.0.1) F(0. El mapa por medio de una matriz de 16 celdas. la función queda reducida a la expresión: F = A + BC 3.0) .0.1) F(0.1. representa los 16 mintérminos posibles (2 4) que se pueden obtener con cuatro variables de entrada.0.0) F(0.0) F(0.0.0.1. En total. m6 y m7 y el segundo grupo con los mintérminos m3 y m7.1) F(1.1) F(1.

La minimización por medio de un mapa de 4 variables se puede efectuar con las celdas adyacentes entre sí y las celdas de los bordes que se pueden concatenar para reducir la expresión. La unión de estos dos números da el número 1001.1.ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD 11 12 13 14 15 1 1 1 1 1 0 1 1 1 1 1 0 0 1 1 1 0 1 0 1 AB’CD ABC’D’ ABC’D ABCD’ ABCD m11 m12 m13 m14 m15 F(1.1.1.0.0) F(1. la celda m9 corresponde al mintérmino 9.1. cuyo equivalente es el término AB’C’D -ó el decimal 9. para el término F(1.0.1) F(1. Por ejemplo.0) F(1.1) F(1. m8.1) (b) Mapa de cuatro variables (c) Por ejemplo.0.1. Por ejemplo.1.1. m13 y m15 son celdas adyacentes así como m0. Para los mintérminos no . El mapa se construye colocando un 1 en las celdas correspondientes a los mintérminos presentes en la función de salida. m2 y m10. ubicado en la fila 10 y la columna 01.0.1.0)= ABC’D’ = 1 se situaría un 1 en la celda 1100.

Dieciséis celdas agrupadas pueden representan un valor de función igual a 1. 3. Ejemplo Simplifíquese la función de Boole F2=  (m1. dando como resultado un término de dos literales. 2. m14) Mapa de Karnaugh de la función F2. El primer grupo se forma con los mintérminos m1 y m3 y el segundo grupo se forma con los mintérminos m8. m12. Por ejemplo el término F(1. .1. se procede con la agrupación de 1s.ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD presentes en la función se pone un 0. dando como resultado un término de cuatro literales. dando como resultado un término de un literal. m8. 5. m3. 4. Igual que en el mapa de 3 variables. la determinación del término producto correspondiente a cada grupo y la suma de los términos producto obtenidos. Cuatro celdas agrupadas pueden representar la asociación de cuatro mintérminos. m10 y m12. m14. m10. dando como resultado un término de tres literales. Dos celdas agrupadas pueden representar la asociación de dos mintérminos. Las reglas para reducir términos en un mapa de Karnaugh de 4 variables son las siguientes: 1.1.1)= ABCD=0. Una celda representa un mintérmino. será una celda con valor 0 en la celda 1111. Ocho celdas agrupadas pueden representar la asociación de ocho mintérminos.

el cual produce una expresión normalizada y simplificada. m15) A’B’C’D + A’B’CD’+ A’B’CD + A’BCD’+ A’BCD + AB’C’D’ + AB’C’D + AB’CD’+ ABCD. organizados según el número de unos que contenga (así los grupos). m3. El segundo grupo da como resultado el término AD’. Ejemplo Simplificar la función de Boole usando el algoritmo de Quine-McCluskey.2 Dispositivos Lógicos Programables Este tema será tarea para entregar en cuanto a los tipos de PLD´s y su funcionamiento. Sumando los mintérminos obtenidos se tiene la ecuación simplificada: F2 = A’B’D + AD’ 3.Ingeniería en comunicaciones y electrónica 3. La razón radica en la simplificación de la variable B en la tercera y cuarta fila y en la variable C en la primera y cuarta columna.Licenciatura en informática . ∑ (m1. Enumerar en una tabla todos los mintérminos en forma binaria. llamado el algoritmo de Quine-McCluskey. para: . m2. m9. m10. El algoritmo debe obedecer a un conjunto de pasos que se verán a través de un ejemplo. En estos casos. Tarea 2 entregar conforme al formato F-EE-01.ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD Del primer grupo resulta el término A’B’D ya que en la columna 1 no se presentan cambios para las variables A y B y se presenta transición en la variable C en las columnas 2 y 3. m8. . m6.Ingeniería en computación Tarea 3 entregar conforme al formato F-EE-01. m7.3 Tabular de Quine-McCluskey El empleo del mapa de Karnaugh es conveniente cuando la función a minimizar no contiene más de cinco o seis variables. F1 = F1 = 1. empleamos un procedimiento sistemático. para: .

Los mintérminos utilizados se les pone una marca (√) con el fin de ir diferenciando los términos utilizados y la variable apareada en el proceso se reemplaza con un guión para denotar la eliminación de la variable. Los términos no marcados en la tabla son los primeros implicantes primos (PIX). Así.PI1 . se procede con los demás mintérminos de los demás grupos. La metodología consiste en comparar el primer mintérmino con el resto de los términos del segundo grupo. Mintérmino A B C D Mintérmino A B C D PIx Mintérmino A B C D PIx 1√ 0 0 0 1 1-3 0 0 . los términos del segundo grupo se comparan con los mintérminos del grupo siguiente. Los mintérminos utilizados se les pone una marca (√) con el fin de ir diferenciando los términos utilizados y la variable apareada en el proceso anterior se reemplaza con un guión para denotar la eliminación de la variable. De la forma anterior.3-7 0 .1 .1 PI2 2-6 . para hallar los primeros implicantes primos.ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD Mintérminos 1 2 8 3 6 9 10 7 15 A 0 0 1 0 0 1 1 0 1 B 0 0 0 0 1 0 0 1 1 C 0 1 0 1 1 0 1 1 1 D 1 0 0 1 0 1 0 1 1 Grupo Grupo 1 Grupo 2 Grupo 3 Grupo 4 Mintérminos agrupados según la cantidad de unos Entre los grupos adyacentes buscar los mintérminos que sólo difieren en un bit en la misma posición. 2.

en la tabla se observa en el primer renglón los mintérminos 2. 3.ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD 2√ 8√ 3√ 6√ 9√ 10 √ 7√ 15 √ 0 1 0 0 1 1 0 1 0 0 0 1 0 0 1 1 1 0 1 1 0 1 1 1 0 0 1 0 1 0 1 1 1-9 2-3 √ 2-6 √ 2-10 8-9 8-10 3-7 √ 6-7 √ 7-15 0 0 1 1 0 0 0 0 0 0 0 1 1 0 1 1 1 0 1 1 1 1 0 0 0 1 1 PI3 2-3 . El resto de la tabla se construye de forma similar. Por ejemplo.5.6-7 0 .3 indica el mintérmino contenido en cada implicado por fila. La letra X en la tabla 2. Implicante 1 2 3 6 7 8 9 10 15 Primo * PI1 XXXX PI2 X X PI3 X X PI4 X X PI5 XX PI6 X X * PI7 X X Selección de implicantes primos esenciales .1 - PI4 PI5 PI6 PI7 Implicantes primos de la función F1 Construir una tabla que enumere los implicantes primos y los mintérminos contenidos por cada implicante primo. 6 y 7 para el primer implicante primo. 3.

el término mínimo 7 está cubierto por el primer implicado PI7 (BCD). Por ejemplo. la selección del primer implicado PI1 (A’C) garantiza que el término mínimo 6 está incluido en la función. 8. 3. De la misma forma. Los primeros implicados que cubren los mintérminos con una sola cruz. 5.ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD En la tabla se seleccionan las columnas de los mintérminos que contengan solamente una cruz. hay dos mintérminos cuyas columnas tienen una sola cruz: 6 y 15.5. 8. En la tabla 2. De la misma forma. 6 y 7. 6. Implicante Primo PI2 *PI3 PI4 PI5 *PI6 1 8 9 10 X X X X X X X X Selección de primeros implicados esenciales La función simplificada se obtiene de la suma de los primeros implicados hallados: F= PI1 + PI3 +PI6 + PI7 F= (0-1-) + (-001) + (10-0) + (-111) F = A'C + B’C’D + AB’D’ + BCD . 9 y 10. Hasta el momento la selección de primeros implicados cubre los mintérminos 2. 7 y 15 excepto 1. la selección de los primeros implicados PI3 y PI6 garantiza el cubrimiento de los términos mínimos 1.. el primer implicado esencial *PI7 (BCD) cubre los mintérminos 7 y 15. el primer implicado esencial * PI1 (A’C) cubre los mintérminos 2. 3. Seleccionar en cada columna los mintérminos que estén cubiertos por los primeros implicados esenciales. 4. se llaman primeros implicados esenciales (en la tabla se encuentran marcados con un asterisco) y son indispensables en la construcción de la función. 9 y 10. En este ejemplo. Estos términos mínimos deben ser seleccionados por medio de otros primeros implicados esenciales. Es decir.

000 y 4. Conversión entre sistemas Decimal y Binario Conversión de Decimal a Binario Para la conversión de decimal a binario se emplean dos métodos. Las reglas de formación de palabras serían mucho más sencillas en binario que en decimal. para sumar números decimales hay que saber una tabla con 100 casos que reducen a cuatro si los números son binarios. pero ¿por qué se usa el binario en los sistemas digitales? Las razones son varias: • • • Física: actualmente los dispositivos eléctricos y mecánicos sólo presentan con facilidad dos estados distintos entre si. Lógica: las reglas de la lógica clásica son de tipo binario: verdadero-falso. los 26 del alfabeto romano. ¿Cuántos símbolos son necesarios? Por ejemplo. El primero es divisiones sucesivas y el segundo es suma de potencias de 2. 4. Representación numérica posicional El sistema de numeración decimal consta de 10 símbolos (dígitos).000 signos al campo de los dígitos. uno para cada uno de los nueve números 1…9 y otro para el 0. Operatividad: las reglas de cálculo binario son muy sencillas. Además es necesaria una regla de uso de los símbolos para representar magnitudes que en este caso es posicional: a cada símbolo le corresponde un valor según la posición que ocupe.000 palabras. Recordemos que el sistema romano no es posicional. Por otra parte. Los sistemas digitales prefieren muchas operaciones sencillas que pocas complejas. Si trasladamos los 8. Interruptor: cerrado-abierto. para leer un periódico es necesario dominar entre 3. transistor: corte-saturación. Por divisiones sucesivas .1. siendo 8. mientras que el europeo deben conocer combinaciones de un menor número de símbolos. mientras que en binario serían necesarias palabras de trece dígitos. M siempre vale mil cualquiera que sea su posición. En la vida diaria utilizamos el decimal sin discusión. así los chinos y japoneses han de conocer ese número de signos distintos (habilidad que les condiciona desde su formación). al contrario que el hombre.000 las necesarias para un texto científico. bastarían palabras de cuatro dígitos decimales para representarlos.ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD MODULO IV CIRCUITOS ARITMÉTICOS 4.2. etc. mientras la lectura sería mas sencilla en decimal que en binario.

Ejemplo de conversión de decimal a binario El resultado en binario de 15310 es 100110012 Por sumas de potencias de 2 Este método consiste en determinar el conjunto de pesos binarios cuya suma equivalga al número decimal. Ejemplo: Convertir el número 15310 a binario. El último residuo obtenido es el bit más significativo (MSB) y el primero es el bit menos significativo (LSB). Ejemplo: Convertir el número 15310 a binario. apuntando los residuos. si se cuenta con alguna familiaridad con las potencias de 2 este último método es más rápido.ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD Se va dividiendo la cantidad decimal por 2. hasta obtener un cociente cero. 15310 = 27 + 24 + 23 + 20 = 128 + 16 +8 +1 15310= 100110012 Como se aprecia. Conversión de Binario a Decimal .

11002 = 1x23 + 1x22 = 1210 4. Peso: 8483828180 Decimal Sistema binario Octal 0 0000 0 1 0001 1 2 0010 2 3 0011 3 4 0100 4 5 0101 5 6 0110 6 7 0111 7 8 1000 10 9 1001 11 10 1010 12 11 1011 13 12 1100 14 13 1101 15 14 1110 16 15 1111 17 16 10000 20 17 10001 21 Sistema Hexadecimal . En un número octal. Ejemplo: Convertir el número 11002 a decimal.ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD Un número binario se convierte a decimal formando la suma de las potencias de base 2 de los coeficientes cuyo valor sea 1.3 Representación octal y hexadecimal Sistema Octal El sistema octal es un sistema en base 8 y está formado por 8 dígitos. los pesos crecen de derecha a izquierda en potencias de 8.

7158 = (111001101)2 Conversión de Octal a Decimal .ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD El sistema hexadecimal es un sistema en base 16 y consta de 16 dígitos diferentes que son: del 0 al 9 y luego de la letra A a la F. resulta muy sencilla la conversión de los números del sistema binario al hexadecimal y viceversa. Ejemplo: Convertir el número 7158 a binario. es decir 10 dígitos numéricos y seis caracteres alfabéticos. El sistema hexadecimal se usa como forma simplificada de representación de números binarios y debido a que 16 es una potencia de 2(24=16). Decimal Sistema binario Hexadecimal 0 0000 0 1 0001 1 2 0010 2 3 0011 3 4 0100 4 5 0101 5 6 0110 6 7 0111 7 8 1000 8 9 1001 9 10 1010 A 11 1011 B 12 1100 C 13 1101 D 14 1110 E 15 1111 F Conversión de Octal a Binario La conversión de octal a binario se facilita porque cada dígito octal se convierte directamente en 3 dígitos binarios equivalentes.

Conversión de Hexadecimal a Binario La conversión de hexadecimal a binario se facilita porque cada dígito hexadecimal se convierte directamente en 4 dígitos binarios equivalentes. Ejemplo Convertir el número 010101012 a octal. Enseguida se convierte cada grupo de número binario de 3 bits a su equivalente octal. 4780 = (4 x 83)+ (3x82)+ (8x81)+(0x80) = 2048+192+64+0= 2304 Conversión de Binario a Octal El método consiste en hacer grupos de 3 bits hacia la izquierda y hacia la derecha del punto que indica las fracciones. Ejemplo: Convertir el número 1F0C16 a binario.ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD La conversión de un número octal a decimal se obtiene multiplicando cada dígito por su peso y sumando los productos: Ejemplo Convertir 47808 a decimal. 1F0C16 = 11111000011002 Conversión de Hexadecimal a Decimal . hasta cubrir la totalidad del número binario.

Sumando A Sumando B Acarreo Cin Acarreo Cout Suma S . Ejemplo Convertir el número 31F16 a decimal. 4. Las salidas S y Cout representan a la suma y el acarreo de salida. cada dígito tiene asociado un peso equivalente a una potencia de 16. el segundo sumando y el acarreo de entrada. Esta operación puede producir un bit de acarreo (Acarreo Cout) para la suma de la siguiente posición significativa.4 Suma de números sin signo Suma Binaria La suma de dos cantidades binarias empieza con la suma de los dos dígitos menos significativos de los sumandos y un acarreo inicial de cero ó uno (Acarreo Cin).ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD En el sistema hexadecimal. En la tabla las entradas A. Enseguida se convierte cada grupo de número binario de 4 bits a su equivalente hexadecimal. hasta cubrir la totalidad del número binario. B y Cin denotan al primer sumando. 31F16 = 3x162 + 1x16 + 15 x 160 = 3x256 + 16 + 15 = 768 + 31 = 79910 Conversión de Binario a Hexadecimal El método consiste en conformar grupos de 4 bits hacia la izquierda y hacia la derecha del punto que indica las fracciones. entonces se multiplica el valor decimal del dígito correspondiente por el respectivo peso y realizar la suma de los productos. Ejemplo: Convertir el número 100111010102 a hexadecimal.

ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1 Suma binaria Ejemplo Efectuar la suma de 010110 y 101010. 1 1111 010110 + 101010 1 000000 4.4.1 Medio sumador El circuito combinacional que realiza la suma de dos bits se denomina sumador medio. La figura muestra el símbolo lógico de medio sumador. En el circuito las entradas son A y B y la salida S corresponde a la suma y Cout al acarreo de salida.
ACARREO COMPROBACION EN DECIMAL

0 0 0 1 0 1 1 1

0 1 1 0 1 0 0 1

22 + 42 64

Símbolo lógico del sumador medio

ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD X 0 0 1 1 Y 0 1 0 1 Cout 0 0 0 1 S 0 1 1 0

Tabla de verdad del sumador medio La salida obtenida a partir de la tabla de verdad es: X + Y = Cout S El bit de acarreo Cout es 1, sólo cuando A y B tienen el valor de 1; por tanto entre A y B se puede establecer una operación AND: Cout = AB El bit de suma S es 1, sólo si las variables A y B son distintas. El bit de acarreo es 0 a no ser que ambas entradas sean 1. Por consiguiente, la salida S puede expresarse en términos de la operación OR Exclusiva: S = A’B + AB’ = A ⊕ B

Circuito Lógico del Sumador Medio. 4.4.2 Sumador completo El sumador completo acepta dos bits y un acarreo de entrada y genera una suma de salida junto con el acarreo de salida. La tabla muestra la tabla de verdad del sumador completo. Las entradas A, B y Cin denotan al primer sumando, el segundo sumando y el acarreo de entrada. Las salidas S y Cout representan a la suma y el acarreo de salida.

ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD A B Cin Cout S 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1 0 0 0 1 0 1 1 1 0 1 1 0 1 0 0 1

Tabla de verdad del sumador completo La salida S en la tabla de verdad corresponde a la operación OR- Exclusiva: S = A’B’Cin + A’BCin’ + AB’Cin’+ ABCin S = Cin’(A’B + AB’) + Cin (AB + A’B’) S = Cin’(A ⊕ B) + Cin (A ⊕B)’ S = A ⊕ B ⊕ Cin

Mapa para la salida Cout de un Sumador Completo. La salida Cout está dada por: Cout = AB + ACin + BCin

Para un sistema base r existen dos complementos: el complemento de r y complemento de (r. NÚMEROS NEGATIVOS: Existen varias formas de representación de los números binarios negativos. tal que éste es 0 para los números positivos y 1 para los negativos. El complemento 1 es útil en manipulaciones lógicas y el complemento 2 se utiliza en operaciones aritméticas. es la que utilizan normalmente las unidades aritméticas binarias.ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD Circuito Lógico del Sumador Completo. Números con signo Complementos Los complementos se utilizan para operaciones de sustracción y manipulaciones lógicas. Veremos cuatro formas de las cuales la primera. sería la equivalente en binario de la forma en que entendemos y operamos los números decimales y la segunda.5. o al revés. 4. .1). En el caso de los números binarios seria complemento de dos y complemento de uno respectivamente. todas utilizan un bit extra para indicar el signo (tradicionalmente el MSB).

por ejemplo. La presencia de desbordamiento (overflow 1) indica un resultado positivo.operando en 8 bits y reservando el primero para el signo .podemos poner: 00000101 =+5 y 10000101 = -5 Habrá dos representaciones para el cero (como en decimal): 00000000 = +0 y 10000000 = -0 Con los 8 bits se pueden representar los números en el rango: +127 = 01111111 a -127 = 11111111 Para poder.ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD Así como en base 10 expresamos +5 y -5. sumar las cantidades y colocar el signo común y si son distintos. restar el menor del mayor y colocar el signo del mayor (es lo que hacemos en base 10).1 Suma y resta Resta binaria en complemento A1 Dada la siguiente resta se siguen los pasos siguientes: 11001 (Minuendo) -10001 (Sustraendo) Paso 1. 4. en binario . por tanto ese bit se suma al LSB del resultado 00111 + 1 01000 8 25 – 17 = 8 . Se obtiene el A1 del sustraendo 10001 01110 A1 Paso 2. sumar dos números en este esquema.5. Se suma al minuendo 11001 +01110 100111 Paso 3P. comparar los números. se deben comparar los signos: si son iguales.

101 (Sustraendo) Paso 1. Si no hay overflow nos indica que el resultado es negativo. el overflow se ignora y ese es el resultado 0111 7 10 – 4 = 7 Paso 3N. entonces el resultado es negativo y para obtener el resultado verdadero se saca el complemento A1 del resultado del paso 2. Si no hay desbordamiento (overflow). Se obtiene el complemento A2 del sustraendo 0100 1011 A1 1011 + 1 1100 A2 Paso 2. Se suma al minuendo 1011 +1100 10111 Paso 3P. El desbordamiento (overflow 1) indica resultado positivo. . por tanto se obtiene el complemento A2 del resultado del paso 2. Resta binaria en complemento A2 Dada la siguiente resta se siguen los pasos siguientes: 1011 (Minuendo) .ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD Paso 3N.

Tarea 3 entregar conforme al formato F-EE-01 para: . sumamos dos palabras binarias de 4 bits cada una (en el supuesto de que nuestro bus de datos e instrucciones fuera de esa magnitud). 4.Licenciatura en informática .6 Diseño de circuitos aritméticos con el uso de workbench Este tema será revisado en clase ya que expondrán sus diseños.5.2 Unidad sumadora y restadora 74LS83 4-BIT BINARY FULL ADER Con este CI integraremos una unidad sumadora y restadora. es decir. 4. así mismo como ver su diagrama lógico en expresiones booleanas. y el resultado fuera una palabra de 5 bits.Ingeniería en computación Tarea 4 entregar conforme al formato F-EE-01 para: . pues ese 5 bit no podría registrarse en nuestro bus.ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD 4.3 Desbordamiento aritmético Este se da cuando en una suma aritmética binaria el resultado excede la cantidad de bits que maneja la operación.Ingeniería en comunicaciones y electrónica . ese último bit (MSB). sería el desbordamiento (overflow). y esto o ocasiona la suma aritmética.5. A esto se le llama desbordamiento (overflow).

7 Multiplicación de números sin signo La multiplicación de dos cantidades binarias es necesario considerar lo siguiente: Multiplicando A Multiplicador B Multilplicación (A*B) 0 0 0 0 1 0 1 0 0 1 1 1 Tabla de una multiplicación binaria La multiplicación binaria cumple las mismas reglas de la multiplicación decimal. En el próximo ejemplo se ilustrará la multiplicación binaria. El último multiplicando desplazado se niega.ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD 4. 4. así sucesivamente hasta P7.8 Multiplicación de números con signo Se representan los operandos en complemento 2 y el resultado también se obtiene en complemento 2. Ejemplo: multiplicar dos palabras binarias de 4bits cada una Multiplicación binaria Donde P0 es la sumatoria de los resultados de la multiplicación por columna. P1 igual con su respectiva columna. .

ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD 4. Los pesos que tendrán según su posición serían de la siguiente manera 1 3 n − . 4. 3 2 313 0 Ejemplo escribimos una palabra en base 3: 10213 para convertirla a decimal utilizamos estas potencias expuestas anteriormente según la posición (1 * 33 ) + (0 * 3 2 ) + ( 2 * 31 ) + (1 * 3 0 ) = 34 por lo tanto 10213 en decimal es 34 y con esto generamos un sistema numérico de punto fijo con una base distinta a las más utilizadas. Cantidad de símbolos utilizados: 2 (0 y 1) 2. Por suma de potencias de 2 Emplea la misma metodología de la suma de potencias de 2 pero se trabaja con potencias negativas..9. a binario con punto flotante se emplean el siguiente método.2 Números con punto flotante Para la conversión de números con punto flotante (sabemos que en decimal se llama punto decimal.. en este tema nos compete a generar sistemas numéricos con las mismas reglas que los demás. 1 y 2).1 Números con punto fijo Formemos un sistema numérico base 3 para ejemplificar de forma clara este tema: Primero pongamos el marco teórico con el cual funciona el sistema binario y como segundo paso lo aplicamos al sistema que queremos generar 1.9. 4. Ejemplo . pero para fines didácticos lo llamaremos punto flotante). Se establecen los pesos según la posición que ocupan en la palabra Para nuestro sistema base 3 establecemos el número de símbolos a utilizar que serán 3 (0..9 Otras representaciones numéricas En base a los conocimientos adquiridos en temas anteriores a como trabajar con sistemas numéricos distintos.

5 NX2 1.5 1.125 = 0.4 Código de caracteres ASCII . el cual va a ser el MSB y su parte fraccional se emplea para la siguiente multiplicación y seguimos sucesivamente hasta que la parte fraccional se vuelva cero o maneje un error moderado. Número N 0.9. pero sí ponderado y autocomplementario.5 + 0.875 0.3 Representación decimal codificado en binario Este código no es cíclico. 0.Ingeniería en comunicaciones y electrónica 4.25 + 0.75 0.87510 = (2-1) + (2-2) + (2-3) = 0. El número decimal se multiplica por 2. Ejemplo Convertir el número 0. de éste se extrae su parte entera.ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD Convertir el número 0. ni continuo.87510 a binario.87510 a binario. El último residuo o parte entera va a constituir el LSB.1112 Por multiplicaciones sucesivas La conversión de números decimales fraccionarios a binario se realiza con multiplicaciones sucesivas por 2.9.1112 4. El resultado en binario de 0. Tarea 5 entregar conforme al formato F-EE-01 para: .00 Parte entera Peso 1 MSB 1 1 LSB .75 1.87510 es 0.

ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD Binario 0000 000 0 0000 000 1 0000 001 0 0000 001 1 0000 010 0 0000 010 1 0000 011 0 0000 011 1 0000 100 0 0000 100 1 0000 101 0 0000 101 1 0000 110 0 0000 110 1 0000 111 0 Decimal 0 Hex 00 Abreviatura NUL Repr ␀ ^@ AT Nombre/Significado Caracter Nulo 1 01 SOH ␁ ^A Inicio de Encabezado 2 02 STX ␂ ^B Inicio de Texto 3 03 ETX ␃ ^C Fin de Texto 4 04 EOT ␄ ^D Fin de Transmisión 5 05 ENQ ␅ ^E Enquiry 6 06 ACK ␆ ^F Acknowledgement 7 07 BEL ␇ ^G Timbre 8 08 BS ␈ ^H Retroceso 9 09 HT ␉ ^I Tabulación horizontal 10 0A LF ␊ ^J Line feed 11 0B VT ␋ ^K Tabulación Vertical 12 0C FF ␌ ^L Form feed 13 0D CR ␍ ^M Carriage return 14 0E SO ␎ ^N Shift Out .

Block 24 18 CAN ␘ ^X Cancel 25 19 EM ␙ ^Y End of Medium 26 1A SUB ␚ ^Z Substitute 27 1B ESC ␛ ^[ or ESC Escape 28 1C FS ␜ ^\ File Separator 29 1D GS ␝ ^] Group Separator 30 1E RS ␞ ^^ Record Separator .ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD 0000 111 1 0001 000 0 0001 000 1 0001 001 0 0001 001 1 0001 010 0 0001 010 1 0001 011 0 0001 011 1 0001 100 0 0001 100 1 0001 101 0 0001 101 1 0001 110 0 0001 110 1 0001 111 0 15 0F SI ␏ ^O Shift In 16 10 DLE ␐ ^P Data Link Escape Device Control 1 — oft. XOFF Device Control 4 17 11 DC1 ␑ ^Q 18 12 DC2 ␒ ^R 19 13 DC3 ␓ ^S 20 14 DC4 ␔ ^T 21 15 NAK ␕ ^U Negative Acknowledgement 22 16 SYN ␖ ^V Synchronous Idle 23 17 ETB ␗ ^W End of Trans. XON Device Control 2 Device Control 3 — oft.

El símbolo lógico de un multiplexor de dos entradas. entonces Y=I0=0.1 Multiplexores Un multiplexor es un circuito combinacional que selecciona una de n líneas de entrada y transmite su información binaria a la salida. En el multiplexor. I1 y S. or Backspace Unit Separator 127 7F DEL ␡ Delete 5. donde n corresponde al número de líneas de selección y 2n al número de líneas de entrada.ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD 0001 111 1 0111 111 1 31 1F US ␟ ^_ ^?. I1=1 y S=0. las entradas son I0 e I1 y la selección viene dada por el valor de la entrada S. una línea de selección y una de salida. S Y 0 I0 1 I1 Tabla de verdad de un multiplexor de dos entradas Multiplexor 2 a 1 Multiplexor de 4 entradas . La selección de la entrada es controlada por un conjunto de líneas de selección. sí I0=0. Por ejemplo. Multiplexor de 2 entradas El multiplexor se caracteriza por tener dos líneas de entrada. Delete. El valor de la salida Y depende de los valores lógicos ingresados en los cuadros de texto para las variables I0. La relación de líneas de entrada y líneas de selección está dada por la expresión 2n.

se obtiene a partir del dato de entrada y la entrada de selección de datos: La salida es Y= I0. I1=1. I1.ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD El multiplexor de 4 entradas es un multiplexor de 4 líneas a 1. Las entradas son I0. La salida es Y= I1. El valor de la salida Y depende de los valores lógicos presentes en las entradas de datos y la selección. sí S1=0 y S0=1. sí S1=1 y S0=0. La ecuación en cada fila. La salida es Y= I2. I2=0. sí S1=0 y S0=0. Entonces Y = I3S1S0. S0=0 entonces Y=I2=0. I2 e I3 y la selección viene dada por las entradas S0 y S1.2. La figura muestra el diagrama de bloques del multiplexor. El problema consiste en definir un conjunto de expresiones para construir el circuito lógico. sí S1=1 y S0=1. Entonces Y = I0S1’S0’. Entonces Y = I1S1’S0. Sumando lógicamente las ecuaciones anteriores: .6. Entrada de Selección de datos S1 0 0 1 S0 0 1 0 Entrada Seleccionada Y I0 I1 I2 1 1 I3 Tabla de verdad de un multiplexor de cuatro entradas. sí I0=1. Entonces Y = I2S1S0’. Por ejemplo. Multiplexor 4 a 1 La tabla de verdad se muestra en la tabla 3. I3=1 y S1=1. La salida es Y= I3.

El procedimiento consiste en interpretar el código de n líneas de entrada con el fin . Para implementar una función con un multiplexor: • • • • • Una de las líneas de entrada de la función se va a asignar a las entradas del multiplexor.ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD Y = I0S1’S0’ + I1S1’S0 + I2S1S0’ + I3S1S0 Circuito Lógico de un multiplexor 4 a 1 5.2 Decodificadores Un decodificador es un circuito lógico cuya función es indicar la presencia de cierto código en sus líneas de entrada con un nivel predeterminado a la salida.1 Síntesis de funciones lógicas mediante multiplexores. Cualquier función booleana puede ser implementada con un multiplexor. y una de tres variables con un multiplexor de 4:1. El resto de entradas se utiliza como líneas de control del multiplexor La función debe ser manipulada hasta que en todos sus términos aparezcan todas las líneas de entrada asociadas a las líneas de control del multiplexor La función ( f ) debe ser reescrita hasta su forma normal disyuntiva A la vista de la forma normal.Ingeniería en comunicaciones y electrónica 5. una función de cuatro variables se implementa con un multiplexor de 8:1. asociaremos cada entrada del multiplexor el valor correspondiente de la línea elegida en el primer punto Tarea 6 entregar conforme al formato F-EE-01 para: . Por ejemplo.1.

. Si el código de entrada tiene combinaciones no usadas o de no importa. La característica predominante en los decodificadores es un mayor número de salidas con respecto al número de entradas.3 Demultiplexores Un demultiplexor es un circuito combinacional que recibe información en una sola línea y la transmite a una de 2n líneas posibles de salida. La figura muestra el diagrama de bloques del demultiplexor. 5. El diagrama de bloques se muestra en la figura. la salida tendrá menos de 2n salidas. Diagrama de Bloques del Demultiplexor. La selección de una línea de salida específica se controla por medio de los valores de los bits de n líneas de selección. Diagrama de bloques de un Decodificador n x 2n. La operación es contraria al multiplexor.ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD de activar un máximo de 2n líneas a la salida.

ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD La figura muestra un demultiplexor de 1 a 4 líneas. como las operaciones decodificador y demultiplexor se obtienen del mismo circuito. La entrada de datos se encuentra en común a todas las AND. mientras que las otras salidas se mantienen en nivel bajo. siendo la entrada de activación la que hace al circuito un demultiplexor. Observe que la variable de entrada E tiene un camino a todas las salidas. En consecuencia. un decodificador con una entrada de activación se denomina decodificador/demultiplexor. E I0 I1 Y0 Y1 Y2 Y3 1 X X 1 1 1 1 0 0 0 0 1 1 1 0 0 1 1 0 1 1 . El decodificador de la figura funciona como un demultiplexor si la línea E se toma como línea de entrada de datos y las líneas I0 e I1 como líneas de selección. Circuito Lógico de un Demultiplexor de 1 a 4 líneas. Por ejemplo si la selección de las líneas I0I1 = 10 la salida Y2 tendrá el mismo valor que la entrada E. pero la información de entrada se dirige solamente a una de las líneas de salida de acuerdo al valor binario de las dos líneas de selección I0 e I1. Circuito Lógico de un Decodificador/Demultiplexor. Las líneas de selección de datos activan una compuerta cada vez y los datos de la entrada pueden pasar por la compuerta hasta la salida de datos determinada.

Codificador de 8 a 3 . en una de las entradas se puede ingresar un dígito decimal u octal y generarse un código de salida en BCD o binario. una para cada uno de los ocho dígitos y 3 salidas que conforman el número binario equivalente (A0 a A2). estudiados antes. La función de los codificadores es inversa a la de los decodificadores. 3 a 8. La salida suministra el valor binario correspondiente a la entrada activada. Codificador Binario El codificador binario tiene 2n entradas y n salidas. La figura muestra en el diagrama de bloques del codificador.ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD 0 1 0 1 1 0 1 0 1 1 1 1 1 0 Tabla de verdad de un decodificador/demultiplexor 5. Por ejemplo. Codificador de 8 a 3. Este tipo de decodificador opera en forma contraria a los decodificadores de 2 a 4. Sólo.4 Codificadores Un codificador tiene 2n o menos líneas de entrada y n líneas de salida. El codificador 8 a 3 tiene 8 entradas (I0 a I7). una sola de las entradas puede estar activada. Los codificadores se utilizan también para codificar símbolos diferentes y caracteres alfabéticos.

Las expresiones lógicas son las siguientes: A0 = I1 + I3 + I5 + I7 A1 = I2 + I3 + I6 + I7 A2 = I4 + I5 + I6 + I7 Por ejemplo. I6 e I7 y la salida A2 es 1 en las columnas I4.ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD Entradas Salidas I0 I1 I2 I3 I4 I5 I6 I7 A2 A1 A0 1 0 0 0 0 0 0 0 0 0 0 0 1 0 0 0 0 0 0 0 0 1 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1 0 0 0 0 0 1 1 0 0 0 0 1 0 0 0 1 0 0 0 0 0 0 0 1 0 0 1 0 1 0 0 0 0 0 0 1 0 1 1 0 0 0 0 0 0 0 0 1 1 1 1 Tabla de verdad de codificador de 8 a 3. I3. El circuito se construye con compuertas OR y se muestra en la figura Circuito lógico del codificador 8 a 3. la salida es 011. La salida A1 es 1 en las columnas I2. A0 tiene un 1 lógico para las columnas de entrada con subíndice impar. I6 e I7. En la tabla de verdad. sí está activada la entrada 3. I5. .

La figura muestra el circuito comparador de dos bits. Existen varias configuraciones de circuitos de un nivel sencillo a uno más complejo para determinar relaciones de magnitud.5 Convertidores de código Un conversor es un dispositivo cuyo objetivo es transformar información numérica codificada en un determinado código a otro código. La salida del circuito es 1 si sus dos bits de entrada son diferentes y 0 si son iguales. Un conversor puede obtenerse de diferentes formas: Diseñándolo como un circuito combinacional a nivel de bit Utilizando la lógica combinatoria modular en 1 CI Utilizando sumadores para convertir BCD a binario 5. Comparador de magnitudes de un bit .6 Circuitos de comparación aritmética Los circuitos comparadores son sistemas combinacionales que comparan la magnitud de dos números binarios de n bits e indican cuál de ellos es mayor. Comparador de Magnitudes de un Bit La comparación de dos bits se puede realizar por medio de una compuerta OR exclusiva o una NOR exclusiva. menor o sí existe igualdad entre ellos. Las conversiones más típicas son binario-BCD y BCD-binario.ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD 5.

En números diferentes. El comparador se muestra en la figura 3. En el caso de números iguales. Comparador de magnitudes de dos bits. Comparador de magnitudes de cuatro bits En el diagrama se muestra un comparador de magnitud de cuatro bits.2. Las entradas son A y B y las salidas son las tres variables binarias A>B. Los bits más significativos se comparan en la compuerta 1 y los dos menos significativos en la compuerta 2. Cada XOR se invierte y la salida de la compuerta AND tendrá un 1. los bits serán diferentes y la salida de cada XOR será 1. teniendo como salida en cada XOR el valor 0. Escribiendo los coeficientes de los números A y B en orden significativo de ascendente a descendente: A = A3 ⊕ 2 ⊕ 1 ⊕ 0 = Ai+3 ⊕ i+2 ⊕ i+1 ⊕ i A A A A A A ⊕ 2 ⊕ 1 ⊕ 0 = Bi+3 ⊕ i+2 ⊕ i+1 ⊕ i B = B3 B B B B B B . los bits también son iguales. A=B y A<B.8.ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD Comparador de Magnitudes de Dos Bits Los números A y B de dos bits en orden significativo ascendente a descendente se ordenan de la siguiente forma: A = A1 ⊕ 0 A ⊕ 0 B = B1 B En un comparador de dos bits se utilizan dos compuertas OR Exclusiva.

de lo contrario será igual a 0. Por consiguiente.Ingeniería en comunicaciones y electrónica . Tarea 4 entregar conforme al formato F-EE-01 para: .ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD Comparador de magnitudes de cuatro bits. La igualdad de los números Ai y Bi se determina comparando los coeficientes según el valor 0 ó 1 para los dos bits. Salida A=B Los dos números son iguales si todos los números del mismo peso son iguales. está dada por: yi (Ai=Bi) = Ai’Bi + AiBi’ = (Ai ⊕ i)' B La variable binaria A=B es igual a 1 solamente si todos los pares de dígitos de los números son iguales. Esta variable binaria es igual a 1 si los números de entrada A y B son iguales. la comparación de dos bits en la posición i de un número. es decir A3=B3. A2=B2. En la comparación se emplea la variable yi.Ingeniería en computación Proyecto entregar conforme al formato F-EE-01 para: . A1=B1 y A0=B0.Licenciatura en informática .

7 VHDL para circuitos combinacionales Utilizando la declaración de funciones booleanas en VHDL se verá como formar una entidad donde se describen todas las variables de entrada e intermedias así como la(s) salida(s). . sin importarnos la estructura interna previamente definida por una entidad.ACADEMIA DE ELECTRONICA Y SISTEMAS DIGITALES AESD 5. Para las arquitecturas se utilizan las entidades VHDL y aquí solamente declaramos variables de entrada y salida(s).

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