rg com/e

Describa los cinco tipos de unidades de diseño en VHDL.

Determine cuáles son las unidades de diseño necesarias para realizar un

programa en VHDL,

2.3 Mencione las unidades de diseño primarias y secundarias.

2.4 Describa el significado de una entidad y cuál es su palabra reservada.

2.5 En la siguiente declaración de entidad indique:

library ¡eee
use ieee.std_logic_l 164.all;
entity selección is port (

x: in std_logic_vector(0 to 3);
É: out std_logic);

end selección;

a) El nombre de la entidad
b) — Los puertos de entrada
e) — Los puertos de salida.
d) El tipo de dato