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DISEO DE UN CONVERTIDOR ANLOGO-DIGITAL INTEGRADO TIPO PARALELO

Autores Ivn Jaramillo J. i_jaramj@ing.unal.edu.co (1) Antonio Garca R. angarcia@uniandes.edu.co (2) Fernando Prieto Avellaneda (3) Carlos Andrs Jarro (3) Diego Andrs Zapata (3)

(1) Director GMUN - Grupo de Microelectrnica Universidad Nacional de Colombia. (2) Director CMUA Centro de Microelectrnica Universidad de los Andes. (3) Estudiantes Ing. Electrnica Pontificia Universidad Javeriana - Colombia

RESUMEN: En este articulo se trata el desarrollo de un convertidor anlogo-digital tipo paralelo, con tcnicas de folding y circuitos pseudoanlogas, presenta mejoras en cuanto reduccin de rea y complejidad en la arquitectura en comparacin con una configuracin de convertidor ordinaria.

DISEO DE UN CONVERTIDOR ANLOGO-DIGITAL INTEGRADO TIPO PARALELO Ivn Jaramillo J. i_jaramj@ing.unal.edu.co (1) Antonio Garca R. angarcia@uniandes.edu.co (2) Fernando Prieto Avellaneda, Carlos Andrs Jarro, Diego Andrs Zapata (3)

(1) Director GMUN - Grupo de Microelectrnica Universidad Nacional de Colombia (2) Director CMUA Centro de Microelectrnica Universidad de los Andes. (3) Estudiantes Ing. Electrnica Pontificia Universidad Javeriana - Colombia

RESUMEN: En este articulo se trata el desarrollo de un convertidor anlogo-digital tipo paralelo, con tcnicas de folding y circuitos pseudoanlogas, presenta mejoras en cuanto reduccin de rea y complejidad en la arquitectura en comparacin con una configuracin de convertidor ordinaria.

1.

INTRODUCCION

Los convertidores A/D en conjunto con el proceso de filtracin, son la etapa principal en un sistema de procesamiento de seales. Luego, el mejoramiento e innovacin en esta etapa conlleva al desarrollo de sistemas de procesamiento de mayor capacidad, resolucin y aplicabilidad. Adems, desarrollar celdas tanto digitales como anlogas bajo un mismo substrato en tecnologa CMOS y analizar su interaccin y efecto sobre el proceso de conversin.

los comparadores dejando el otro terminal para la seal anloga de entrada. Las salidas de los comparadores se pasan a una red codificadora para determinar la palabra digital de salida.

2.

PLANTEAMIENTO DEL PROYECTO

En muchas aplicaciones, es necesario tener un tiempo corto de conversin. Esto ha llevado al desarrollo de un convertidor A/D de alta velocidad que utiliza tcnicas paralelas que acortan el tiempo de conversin. Lo mximo que se puede alcanzar en tiempos de conversin es de un ciclo de reloj1. Algunas de las arquitecturas de alta velocidad intercambian velocidad por rea y requieren mas de un ciclo de reloj, pero mucho menos ciclos de reloj que los utilizados por la arquitectura de aproximaciones sucesivas por ejemplo. La figura 1 es un diagrama de bloques general de un convertidor tipo paralelo o flash. Este convertidor consiste bsicamente en un arreglo de 2n1 comparadores e igual nmero de referencias de tensin, donde n es el nmero de bits de la informacin digital entregada por el convertidor. Estas referencias van conectadas a los terminales de
1

Figura 1. Diagrama en Bloques de un ADC Tipo Paralelo Simple. Como ya se mencion un convertidor A/D tipo paralelo puede hacer la conversin de una seal anloga a una palabra digital en un ciclo de reloj. Durante el primer semiciclo la seal anloga es cargada y comparada. En el segundo semiciclo, la red digital codifica la palabra correspondiente y la almacena en un registro o buffer. La implementacin de un convertidor de alta velocidad necesita de una gran rea de silicio. Con este convertidor para tener una resolucin de 5 bits se necesitarn 31 comparadores para realizar la conversin en un ciclo de reloj, sin embargo, existe un mtodo de reduccin de rea y componentes conocida como Folding. En este caso el diagrama en bloque para un convertidor con tcnica de folding s nuestra en la figura 2.

Geiger L. Randall y Phillip E. Allan VLSI Design Tecniques for Analog and Digital Circuits 1990 Mac Graw Hill

Figura 2. Diagrama en Bloque de un ADC Tipo Paralelo Con Folding. La forma de trabajo es esencialmente la misma, salvo que la seal anloga es procesada antes de ser comparada. El proceso de la seal anloga se hace en un ciclo de reloj y en un segundo ciclo de reloj se hace la comparacin de la seal procesada. Tomar la seal anloga y procesarla es bsicamente determinar el rango en el cual se encuentra la seal. Esta operacin se efecta mediante un conjunto de comparadores y desplazadores de nivel (ver figura 3). La salida de los comparadores determinan en cual de los cuatro (4) rangos de tensin anlogos esta la seal de entrada, al mismo tiempo a la seal de anloga se le suma un nivel DC mediante los desplazadores de nivel. Una lgica combinatoria determina cual desplazador de nivel debe entregar la seal a un buffer de salida, la cual debe estar en un rango de tensin de V1.9V.

En un caso especfico, si se aplica una entrada anloga de +3.8V/-3.8V a un convertidor A/D de 5bits, sin procesamiento de la seal anloga se puede encontrar que el nivel de tensin entre dos referencias de tensin consecutivas es de 237mV o 7.6/(2n), este valor es el mnimo valor anlogo que puede codificar el convertidor con 31 comparadores, ahora, manteniendo la misma resolucin, y aplicando el procesamiento a la seal anloga (Folding)2 se puede lograr una conversin con 7 comparadores de la siguiente forma: Se divide la seal de entrada en 4 rangos (0V/1.9V, 1.9V/3.8V, 0V/-1.9V, -1.9/-3.8), donde el rango de tensin a convertir es acotado de 0V a 1.9V de esta forma 1.9V/(2n)= 237mV, despejando n se tiene que n 3 y los otros 2 bits de la salida son el signo y el rango, bits que proporciona el circuito de folding, l numero de comparadores se reduce a 7, lo cual muestra una reduccin total del rea muerta del chip y por ende disminuye el consumo de potencia. El bloque de comparacin toma la seal anloga procesada y la compara con diferentes referencias de tensin, de esta comparacin se genera un cdigo lineal el cual depende estrictamente de la seal anloga a la entrada del comparador, siguiendo la funcin de transferencia modelada en la figura 4. Se puede observar que cada paso anlogo LSB es de 237mV correspondiente al nivel de tensin entre dos referencias de tensin consecutivas o al nivel de tensin correspondiente al cambio de un BIT a la salida del bloque.

Figura 4. Funcin de Transferencia del Bloque de Comparacin.

Figura 3. Diagrama en Bloque del Folding. Ahora bien si la seal es bipolar el comparador que tiene como referencia cero voltios es el encargado de determinar su polaridad.

Van Valburg Johan y Van De Plasshe An 8-b 650Mhz Folding ADC IEEE journal of solid stated circuits vol. 27 # 12 Dic 1992

El bloque de referencias de tensin se implementa por medio de desplazadores diferenciales de nivel (ver figura 5). La referencia de tensin es producida aprovechando el rango lineal de entrada de una configuracin diferencial. El rango lineal de entrada esta limitado por la corriente de polarizacin del par diferencial y las dimensiones de los dispositivos MOS (W, L). Si los pares diferenciales y la fuente de corriente de polarizacin son iguales, y el espejo NMOS posee las mismas dimensiones en ambos transistores. Cuando el par diferencial de la izquierda es alimentado con una tensin V en sus terminales de entrada, esta misma tensin es reflejada en los terminales de entrada del par diferencial de la derecha, por medio del espejo de corriente NMOS, quedando una diferencia de tensin entre referencias de tensin igual V.

V =

1.9 = 237mV 23

Teniendo en cuenta este valor y dado que el par diferencial del desplazador de nivel se realizara mediante transistores PMOS, el manejo diferencial de entrada del par esta dado por la siguiente ecuacin:

2I Kp(W / L )

El bloque de codificacin toma la salida del bloque de comparacin y codifica el cdigo lineal de 7 bits a un cdigo binario de tres bits. De la salida del bloque de folding se toman los otros 2 bits que son: uno que indique si la entrada anloga esta por encima de 1.9 o por debajo de 1.9 y otra que indica si la seal es positiva o negativa, de esta forma tendremos una salida de 4 bits ms uno de signo y la salida tendr una codificacin binaria. La salida de la codificacin es three state y solo a travs de un pulso externo de lectura (OE) se activa a baja impedancia, para que la informacin pueda ser leda. El bloque de control es el encargado de generar las seales que controlan a cada bloque del convertidor. Este bloque es sencillamente una mquina de estados, cuyo diagrama se puede ver en la figura 6, en donde se observa la funcin que desempea cada uno de los estados, el valor de las salidas o seales de control de cada estado y el valor de las entradas que determinan un cambio de estado. Adems, se observa los dos modos de operacin del convertidor A/D (modo de convertidor y modo prueba) y el ciclo de lectura del convertidor. Ambos modos de operacin consisten de dos estados (ver diagrama de tiempos en la figura 7). El primero de ellos, el estado de folding, en el cual se activa la seal de FLD para que el conjunto de comparadores que posee el bloque de folding, determine en que rango se encuentra la seal de entrada Vin, y as, adecuar esta seal al rango de 0V a 1.9V para que sirva como entrada al bloque de comparadores del convertidor. El segundo estado es el de comparacin, el cual mantiene la seal de FLD y activa la seal CP para que el bloque de comparadores realice la comparacin, y as, obtener los tres bits restantes de la palabra digital a la salida.

Figura 5. Desplazador de Nivel Diferencial. Este mtodo para generar referencias de tensin satisface el rango de tensin entre dos referencias consecutivas para un convertidor A/D tipo paralelo, ya que el rango lineal de entrada del par diferencial puede ser ajustado independiente de tensin de umbral (Vt) de los transistores, logrando obtener tensiones mayores y menores a este valor. Este rango lineal de entrada para el convertidor A/D tipo paralelo debe ser mayor a 237mV, debido al el bloque de folding, el cual entrega dos de los cinco bits de salida del convertidor. Quedando tres bits, los cuales son generados por el bloque de comparacin junto con el bloque de codificacin, es decir, que el numero de referencias de tensin y comparadores se reduce a 7, quedando una diferencia de tensin entres dos referencias consecutivas de:

Figura 6. Diagrama de Estados del Bloque de Control.

Figura 8. Comparador Pseudoanlogo. En la primera mitad del pulso de control, el capacitor es cargado al valor de la referencia de tensin, al mismo tiempo, el amplificador, compuesto por dos inversoras CMOS, es llevado a un punto de la curva de trasferencia donde su entrada y salida son iguales por medio de un corto entre entrada y salida, esto es conocido como fase de autocero, la cual permite polarizar el amplificador en una parte lineal de la curva de trasferencia para as en la segunda mitad del pulso de control amplificar con el menor offset posible. En la segunda mitad del pulso de control es eliminada la fase de autocero y el capacitor es conectado a la seal anloga procesada, amplificando as, la diferencia de tensin entre la referencia de tensin y la seal anloga de entrada. Luego un registro a la salida mantiene el dato, hasta que este sea codificado y ledo por la CPU. Entre los aspectos a tener en cuenta de la informacin que recibe el comparador es el offset de la seal ya que esta sumada al offset y a la histresis del sistema, generan dos errores de cuantificacin conocidos como error de offset y error de linealidad, estos pueden ser minimizados a medida que el disparo de conmutacin del comparador sea simtrico y una pequea diferencia de voltaje sobre el capacitor pueda ser amplificada lo suficiente para disparar el comparador. Otro factor que se suma en este error es el offset del bloque de folding el cual debe ser minimizado para lograr una seal anloga procesada con la menor distorsin posible.

Figura 7. Diagrama de Tiempos del Bloque de Control.

EL COMPARADOR PSEUDO ANLOGO Este bloque combina elementos digitales para crear unas estructuras anlogas, tal como un comparador. El diseo es mas complicado que un comparador anlogo convencional, pero tiene ventajas operativas como bajo offset, alto slew rate, baja histresis y fcil implementacin como celda anloga en un circuito integrado. El comparador pseudo anlogo es como se muestra en la figura 4. Esta compuesto bsicamente por un capacitor que almacena la diferencia de carga entre la referencia de tensin y la seal anloga procesada, por medio de dos multiplexores controlados por un pulso de control.

3.

LAYOUT CIRCUITO.

LAYOUT FINAL

A continuacin se muestran los layouts realizados, de los distintos bloques que conforman el ADC.

Referencia de Tensin

4.

DATOS TECNICOS

Control

V+ Voltaje de polarizacin de 5 voltios V- Voltaje de polarizacin de 5 voltios GDN Tierra del circuito CLK Reloj externo de 5MHz. Vin Voltaje de entrada anloga(-3.8V, 3.8V) SC Start Convertion OE Output Enable . Test. EOC End of Convertion. D0-D4 Bits de salida. Funcin interna track and hold. Interface con microprocesador por SC, OE. y EOC. Ajuste total de error de

1 LSB y 1LSB 2

Tiempo de Conversin de 400ns. Slew Rate de la seal de entrada de 592mV/s Resolucin de 5 bits. Salida Three State. No se requiere ajuste de cero y escala completa. Temperatura de 0C a 70C Total rea: 8.6mm2

Comparador

5.

CONCLUSIONES

El desarrollo de un convertidor A/D tipo paralelo con tcnicas pseudoanlogas y de folding, presenta grandes ventajas en el diseo de estructuras anlogas complejas en comparacin con configuraciones de convertidores A/D tipo paralelo simples. Adems, el diseo de estructuras anlogas tales como el comparador se puede realizar con tcnicas de diseo digital.

6.

BIBLIOGRAFIA

[1] BROOKS, Todd L. DEL MURO, Anthony HARSTON, Stephen W. ROBERTSON, David H. y KELLY, Daniel F. A Cascaded SigmaDelta Pipeline A/D Converter with 1.25 MHz Signal Bandwidth

and 89 dB SNR: IEEE journal of solid-state circuits, Diciembre 1997,Vol. 32, No. 12. [2] HASKARD, Malcom R. y MAY, Ian C. Analog VLSI Design Nmos and Cmos: Prentice Hall: 1988 [3] VAN DE PLASSCHE, Rudy y SCHOUWENAARS, Hans J. IEEE journal of solid-state circuits . Diciembre 1982 Vol. sc 17, No 6. [4] VENES, Ardie G.W. y VAN DE PLASSCHE, Rudy. IEEE journal of solidstate circuits. Diciembre 1996 Vol 31, No 12. [5] WESTE, Neil y ESHRAGHIAN, Kamran. Principles of CMOS VLSI Design: Addison-Wesley, 1993