INSTITUTO POLITECNICO NACIONAL UNIDAD PROFESIONAL IN TERDISCIPLINARIA EN INGENIERIA Y TECNOLOGIAS AVANZADAS. UPIITA = Trabajo Terminal “SINCRONIZACION DE RELOJ EN SISTEMAS DE COMUNICACION DIGITALES” Que para obtener el Titulo de “Ingeniero en Telematica” Presentan Martha Ojeda Manrique Rosaura Oropeza Colén Asesores ~~ Dr. Aldo G. Orozco Lugo Presidente del Jurado ae t UDI! a ing, Jorge Rojas Belirin ——Miven €. Luis CruzRomo México D.F. Junio del 2003Contenido INDICE DE TABLAS INDICE DE FIGURAS RESUMEN OBJETIVOS CAPITULO 1 Introduccion a los Sistemas de Comunicacién Digitales y el Problema de Sincronizacion 4 Introducoién 4.1 Formateo de informacion analégica 4.1.1 Muestreo 4.1.2. Cuantizacion 4.1.3 PCM (Modulacién con Pulsos Codificados) 4.2 Codificaci6n de Canal 4.3. Modulacion 2 Panorama General del Proyecto 3 Sincronizacion 4 Planteamiento del Problema 5 Patron de Ojo 6 Técnicas de Recuperacion de Reloj mas comunes 4.6.1 Algoritmo Early-Late Gate 4.6.2 Algoritmo Mueller and Mieller 483 Algoritmo Gardner 4.5.4 Algoritmo Square Timing Recovery CAPITULO 2. Algoritmo de Recuperacién de Reloj “Square Timing Recovery” 21 — Definicion de la Técnica 22 Diagrama a bloques y justificacion matematica de cada uno de los bloques 22.1 Analisis teorico 23 Disefio y calculo de cada uno de los bloques 23.1 — Especificaciones de los componentes electronics usados 24 Simulacién en TopSPICE de cada uno de los bloques y de todo el sistema 25 _Implementacion y resultados obtenidos por bloques y en general (Pruebas) 26 __ Conclusiones CAPITULO 3. Algoritmo de Recuperacién de Reloj “Early-Late Gate’ 31 Definicion de la Técnica 32 _ Diagrama a bloques y justificacion matematica de cada uno de los bloques 3.2.1 Analisis Tedrico 33. Disefio y calculo de cada uno de los bloques 33.1 Especificaciones de los componentes electronicos utilizados 34 Simulacion de cada uno de los bloques y de todo el sistema 35 _ Implementacion y resultados obtenidos por bloques y en general 36 Conclusiones CAPITULO 4. Conclusiones 41 Comparacién de las Técnicas Implementadas 42 Pruebas realizadas 43 Conclusiones Generales GLOSARIO REFERENCIASindice de Tablas Tabla 4.1.1 Comparacién de las dos técnicas implementadas indice de Figuras Sistema de Comunicacién Digital tipico Proceso de Formateo de la Sefial Analégica Sistema de Comunicaciones Digitales Sefial de entrada Visualizacién de la ubicacién del bloque de recuperacién de reloj Patrones de ojo Método de la generacion de error Tiempo correcto de muestreo para el Algoritmo Mueller and Miller Tiempo rapido de muestreo para el Algoritmo Mueller and Miller Tiempo retardado de muestreo para el Algoritmo Mueller and Miller Tiempo correcto de muestreo para el Algoritmo Gardner Tiempo retardado de muestreo para el Algoritmo Gardner Tiempo adelantado de muestreo para el Algoritmo Gardner Trayectoria de sefial y trayectoria de temporizacion en un receptor PAM Despliegue del osciloscopio del proceso de la timing wave Diagrama a bloques de! Square Timing Recovery (Onda de temporizacién con respecto a los pulsos de reloj Filtro Pasa-Banda Pasivo Equivalencia de un inductor Pre-fitro Act Respuesta en frecuencia y desplazamiento de fase del Pre-fltro @250 Hz Circuito Multiplicador Respuesta en frecuencia y desplazamiento de fase del filtro Pasa Banda @500 Hz Desplazadores de fase en cascada Simulacién del Algoritmo Square Timing Recovery Sefial de entrada y salida det multiplicador Salida del multiplicador y salida del filtro pasa banda @500 Hz ‘Transformada de Fourier de la sefial a la salida de! multiplicador Salida de los desplazadores de fase Salida del detector de cruces por cero Salida del rectificador Salida del inversor Salida del diferenciador Salida del Schmitt-Trigger Sefial de reloj Esquematico del Square Timing Recovery Sefial de entrada, PAM binaria con Coseno Alzado (BPSK) Sefial de entrada y de salida del filtro @250 Hz Sefial a la salida de! multiplicador Sefial a la salida de filtro pasa banda con referencia a la sefial de reloj Sefial a la salida del filtro pasa banda Sefial a la salida del desplazador de fase Seflal a la salida del detector de cruces por cero y del desplazador de fase variable Sefial a la salida del detector de cruces por cero Serial del detector de cruces por cero; atenuada e invertida Sefial de reloj recuperada Sefial de reloj-del Tx vs. Sefial de reloj del Rx Diagrama de ojo de la sefial recibida con referencia a la sefial de reloj recuperada Circuito impreso de la Técnica Square Timing Recovery25.15 34.1 312 31.3 321 331 32 333 334 335 336 337 338 34.1 342 343 344 345 35.1 352 353 354 355 356 357 358 359 35.10 35.11 35.12 35.13 35.14 35.15 35.16 3517 35.18 421 422 423 424 425 426 Circuito impreso de la Técnica Square Timing Recovery (Vista superior) Sefial de pulso rectangular y salida del filtro acoplado Diagrama a bloques del Sincronizador Early-Late Gate Diagrama a bloques alternativo del Sincronizador Early-Late Gate Diagrama a bloques del Early-Late Gate Frecuencia normalizada como una funcién del voltaje de control Implementacién del VCO LM566CN Diferenciador Circuitos temporizadores en modo monoestable (M555) Circuito de valor absoluto Amplificador inversor ‘Sumador no inversor con dos entradas Integrador basico ‘Simulacién del VCO y activacién del circuito temporizador (LM555) Pulsos generados a partir del VCO, salida del temporizador 555 Simulacién del muestreador y el dispositivo de valor absoluto Sefial muestreada, sefial a la salida del dispositivo de valor absoluto Simulacion de! VCO; inversores, Schmitt trigger y temporizadores Esquematico del Early-Late Gate Sefial de entrada, PAM binaria con coseno alzado (BPSK) Sefial de salida del oscilador controlado por voltaje (VCO) Sefial de salida del VCO atenuada e invertida Pulsos generados a partir de la salida del VCO Sefiales de salida de los temporizadores Sefial de salida del temporizador invertida Pulsos generados a partir de la salida del temporizador Sefial de salida del temporizador invertida Sefial del relo} Muestreo anterior y posterior de la sefial recibida Valores absolutos de las sefiales muestreadas Sefial de error Sefial a la salida del integrador Diagrama de ojo formado a partir de la seffal de entrada con referencia al relo) Diagrama de ojo formado a partir de la sefial de entrada. Pulsos anteriores y posteriores Circuito impreso de la técnica Early-Late Gate Circuito impreso de la técnica Early-Late Gate (Vista superior) Interconexién de algunos bloques del Sistema de Comunicacion Ultrasénico Transmisién Recepcién de informacién mediante transceptores ultrasénicos Sefial modulada transmitida y recibida Transmision Recepcion de informacién mediante transceptores ultrasonicos Sefial modulada transmitida y recibida Sefial modulada transmitida y sefial de entrada del circuito recuperador de relo| 39 42 43 43 47 48 48 49 50 50 51 51 53 53 54 55 56 87 57 58 58 58 59 59 60 60 61 61 62 62 63 63 67 68 68 69 69 70 iRESUMEN IPN Sincronizacién de Reloj en Sistemas de Comunicacion Digitales SSbees clave: Recuperacion de Reloj, Sincronizacian, Jitter, Temporizacion. aesect Timing recovery is a common problem in all digital communications systems. For a reliable SSesmission between two separated entities, it is important to keep the system synchronized. There are “eeey algorithms and techniques proposed for the clock signal extraction which is carried along with the data ‘See2 This document describes the implementation of two timing recovery techniques: “Square Timing Secovery” and ‘Early-Late Gate". Sesumen. El presente documento describe el problema de sincronizacin que presentan los Sistemas de ‘Seunicaciones Digitales. Mantener la sincronia entre el transmisor y el receptor es de suma importancia, ya <= ce esto depende que los instantes de muestreo en el proceso de regeneracién de la sefial que se lleva a =50 en el receptor, sean los adecuados para que de esta manera, la informacién enviada, se recupere de srera confiable. Las técnicas de recuperacion de reloj aqui presentadas son “Square Timing Recovery" y Zery-Late Gale”, Dichas técnicas fueron propuestas hace ya varios afios con la finalidad de extraer la Ssmacién inherente a la sefial de datos. Ambas técnicas presentan caracteristicas diferentes las cuales centrbuyen a tener una mayor o menor vulnerabilidad al jitter. Opjetivo Seusisn de las técnicas de recuperacién de relof en Sistemas de Comunicaciones Digitales © “=eiementacion practica de alguna de ellas de acuerdo a una serie de criterios establecidos.CAPITULO 1. Introduccion a los Sistemas de Comunicacion Digitales y el Problema de Sincronizacion.“7% CAPITULO 1. Introduccion a los Sistemas de Comunicacién Digitales y el Problema de Sincronizacion ooo eee ’ ; ** teroduecién : Para describir el problema motivo de esta tesis, es necesario comenzar describiendo un Sistema de ‘SS-ncacién Digital (SCD), es decir, dar una breve explicacién de cada uno de los bloques que lo conforman. ‘S= =s manera, se pretende que una vez teniendo mas claros estos conceptos, se aprecie claramente la Seeranci del bloque de recuperacién de reloj y su ubicacion dentro del Sistema de Comunicacién Digital, ya == = por un filtro de banda angosta puede dar un desempefio satisfactorio siempre y cuando la sefial Pail este limitada en banda a menos de la frecuencia de repeticion de pulso. Se sabe que la cantidad de jitter* depende conjuntamente de la forma del pulso de datos y de la ‘S=20=00= particular de amplitudes de pulso (patrones de datos). Se han hecho intentos para separar ‘Ges fectores. Un intento ha sido examinar la fase de la timing wave (Figura 2.1.2) para una sefial ‘que consiste de patrones de pulso repetitivos de una longitud dada. El conjunto completo de ‘para una forma de pulso dada, se examina para determinar los dos patrones que dan la ‘Gesviaci6n en corrimiento de fase. Le SSeS tipica do! proceso de “timing wave" es mediante una forma de onda con apariencia muy cercana a la de una "Gos pequenas variaciones en amplitud y pequefias fluctuaciones en cornimientos de fase. Stems Sogital de transmisién, os pulsos de una cadena de pulsos digitales, deben legar en instantes de tiempo que son ‘eres ce periodo de repeticion de pulso T. Sin embargo, on sistemas reaies, los pulsos flegan en instantes que difieren Gs entores de T, a esto se la llama jitter’, Patrick R. Trischitta, Eve L. Varma; “Jitter in digital Transmision Systems’, 1989. 14UPIITA CAPITULO 2,Algoritmo de Recuperacion de Reloj “Square Timing Recovery" IPN SECUENCIA sefiat PAM EQUALIZACION MuesTaEADaR | _DEMODULADA >| > ¥ ? ‘GENERADOR DE PULSO DE RELOS FILTRO DE BANDA, ananeta oc) | L PeRececrae 1) camer CU | Sl rane wave x¢t) vo 2) Figura 2.1.1 Trayectoria de sefaly trayectoria de temporizacién en un receptor PAM Figura 2.1.2, Despliegue del osciloscopio del proceso de la timing wave Generalmente en Ia transmision de datos, una senoidal sincronizada a la tasa del simbolo no se suministra al receptor. El receptor deriva esta senoidal de los datos recibidos. Hay dos tipos de recuperacion de temporizacién. El primer tipo es llamado de lazo abierto y no usa decisiones. El segundo tipo es llamado dirigido por decisi6n o ayudado por decision. Ya que la tasa del simbolo recuperada es usada para muestrear la forma de onda entrante en la mayoria de los sistemas, debe esforzarse el Cuidado en los métodos de alto desempefio dirigidos por decisién en los que no aparece mucho retraso entre el dispositivo de muestreo y el dispositive de decision. El filtro pasabanda trata de reducir este ruido. Los valores instantaneos para este ruido dependen del patrén de datos transmitidos y pueden exhibir una variacion significativa, llevandonos a lo que en ocasiones es llamado jitter de temporizacion dependiente de los datos. 15‘hvanooey Suni, sxenbs jap senboig e ewes6eIq “|'2'z BING. orgeuen | ‘0199 sod seonv9| 99.0180 J sopeaiine3 250420 sopezerdsoa ‘2que}su09 ese a sopezeydseg I 2H 008 © epueg-esee i a od sepinas ees lou 9p rev0s pe ‘gluettieidiut 2s enb Arenooey Bull, e1enbg fap ed1U199} @| ep sanbo|q & eEweiBeIp jo E\UOSeLd o: ‘peipen je SepeNo3 Beh sopeowiduy oni 24h | syose 00 senborq 80) ap OUN wpe op epITES v) Op RONRUIEIeUN UOFQRONHENT A BONbOIG B eUNRIDLIC EEUPIITA CAPITULO 2.Algoritmo de Recuperacién de Reloj “Square Timing Recovery” IPN —<—<— OOO 2.2.1, Analisis Tedrico En seguida, se explicaré cada uno de los bloques que conforman esta técnica de recuperacion de reloj Como se observa en la Figura 2.2.1, se tiene a la entrada del sistema una sefal proveniente de! Generador de Datos, la cual ya ha sido descrita al final del Capitulo 1. Dicha sefial pasa a través del Pre-filtro, el cual es un filtro Pasa-Banda cuya frecuencia de resonancia es de 250 Hz. En el dominio de la frecuencia se puede examinar que ciertas simetrias en el filtro pasa- banda @ 500 Hz y el pre-filtro @ 250 Hz, tenderan a reducir el jitter®. En particular, se ha visto que si el pasa-banda @ 500 Hz tiene atin simetria alrededor de 1/2T y es de banda limitada en el intervalo 147 < f <3 47 y si el pre-filtro también tiene adn simetria por 1/T, entonces la varianza de la onda de temporizacion (de la cual se haré mencién més adelante) generada a la salida del pasa-banda desaparece y tendremos una recuperaciin de reloj sin errores. La condicién de simetria puede alcanzarse mediante un disefio adecuado del prefiltro en la trayectoria de temporizacién. Usualmente, la sefial PAM recibida sera tal que el prefiltro se requerira para enfatizar los componentes de la sefial en la region que esté por encima de 1/2T y atenuar los componentes por debajo de 1/2T. Esta operacién tiene la ventaja adicional de rechazar el ruido aditivo de baja frecuencia el cual, de otra manera, podria penetrar en la trayectoria de temporizacién. El bloque de amplficacion es necesario porque la sefial a la salida del pre-filtro esta muy atenuada, En seguida se tiene el bloque de elevacién al cuadrado (también conocido como multiplicador de frecuencias) el cual se compone de un dispositive no lineal seguido por un circuito sintonizado (filtro pasa-banda); este bloque es utilizado para multiplicar las frecuencias de la sefial de entrada por un factor dado; en nuestro caso es utilizado como un dispositivo de ley de cuadrados. En este caso el multiplicador recibe como entrada una sefial pasa-banda (260 Hz), la salida aparecera en una banda de frecuencia en la 2 arménica de la frecuencia de entrada (500 Hz). Como el dispositive es no lineal, el ancho de banda de la salida armonica 2° es mayor que el de la sefial de entrada; por ésta razon se requiere el siguiente bloque, el cual es un filtro pasa-banda cuya frecuencia de resonancia es de 500 Hz la cual corresponde a las frecuencia de la 2* arménica Con estos tres bloques se tiene un circuito de temporizacion debido a que con éste proceso ya se logré recuperar la frecuencia fundamental de la sefial recibida. La salida del Circuito de temporizacion es una onda cercana a una senoidal cuyos cruces por cero indican los instantes de muestreo apropiados. Para poder visualizar la onda de temporizacion (Figura 2.2.2) es necesario sincronizar la sefial a la salida del filtro pasa-banda con respecto a los pulsos de reloj que se generan a partir de ésta serial. © LE, Franks, J.P. Bubrouski, “Statistical properties of Timing Jiter in a PAM Timing Recovery Scheme’, IEEE Transactions on Gommunications, Vol. COM22, No. 7, July 1974 17PITA CAPITULO 2.Algoritmo de Recuperacién de Reloj “Square Timing Recovery" IPN Figura 2.2.2. Onda de Temporizacion (serial inferior), con respacto a los pulsos de relgj(sefal superior), En seguida se tienen dos bloques desplazadores .de fase; como ya se habia mencionado, se logré recuperar la frecuencia de la sefial recibida pero ain no se tiene la fase. Seealmente se tiene que los cruces por cero de la onda de temporizacién son los instantes Sptimos de muestreo pero debido a que los dispositivos electronics inducen un desfasamiento a ‘2 sefial que estan procesando, es necesario compensarlo. El uso de dos desplazadores en cascada es porque con uno solo se puede lograr un cesplazamiento maximo de 90°; de ésta forma se tiene un desplazador fijo @ 90° y otro variable entre 0° y 90° para manualmente ajustar el instante dptimo de muestreo. Cabe sefialar que una vez que se ha calibrado el circuito no es necesario realizarle ajustes adicionales. Una vez compensado el desfase, se procede a tomar la sefial resultante para pasar al Slogue de detecclon de cruces por cero en donde se obtiene una senal cuadrada a partir de la cual se tiene que generar la sefial de reloj; los pulsos de reloj se corresponden a los flancos de Salada de la sefial cuadrada. Para generar los pulsos a partir de la sefial cuadrada, primeramente debido a que el cuit utilizado para formar los pulsos los genera en los flancos de subida y se requiere que sea = los de bajada, la sefial cuadrada es invertida; posteriormente es diferenciada, obteniendo con =sto de manera ideal sefiales impulsos, pero en la practica debido a la carga y descarga del ‘c2pacitor no se tienen pulsos bien formados, se utiliza un Schmitt Trigger® para tener pulsos bien G=nidos y poder activar el muestreador / retenedor y recuperar la sefial recibida (para la “ecuperacién de la sefial recibida se requieren bloques adicionales como el detector de pertadora, el demodulador, etc...) Finalmente se ha logrado recuperar la sefial de reloj a partir de la sefial recibida reviamente demodulada. 23 Disefio y célculo de cada uno de los bloques. Retomando el diagrama de la Figura 2.2.1, comenzamos con el pre-filtro Pare la implementaci6n del pre-filtro, se utiliz6 el disefio de un filtro activo que simula a © s25¥v0, £8 decir, se utiiz6 la equivalencia de un inductor, debido a que este filtro presenta una 212° estabilidad en su funcionamiento, ademas de que el desfase que genera a la salida es tal ‘Gee Duede ser compensado con un desplazador de fase a la salida del mismo. © Best eo200 74LS14N, del cual se hablardé més a detalle en el punto 2.3 del capitulo presente. 18UPIITA CAPITULO 2.Algoritmo de Recuperacién de Reloj “Square Timing Recovery” IPN El filtro pasa-banda pasivo es el siguiente: ul Figura 2.3.1. Filtro Pasa-Banda Pasivo donde 1 © 2x (LC) Q=R (C/L) fo Para nuestro caso requerimos manejar un valor para el factor de calidad (Q) alto, ya que con esto se tiene un filtro de banda angosta lo que obviamente lo hace muy selectivo, esto nos ayuda, ya que al disminuir el ancho de banda del fifo contribuye en la disminucién de la varianza del jitter. La frecuencia fundamental de la sefial transmitida es de 500 Hz, por lo tanto, se requiere que el filtro resuene en dicha frecuencia, pa!) HS (1/22(500))? Ana si fy = 500HZ yC= 0.0L > fo a a Cc 0.01 Sin necesidad de calcular R, podemos darnos cuenta que no es posible implementar este filtro debido al valor obtenido para la inductancia. Es por eso que se buscé el equivalente de un inductor, Figura 2.3.2: RRR, R Figura 2.3.2. Equivalencia de un inductor L Por lo tanto, se implemento un filtro activo mediante la simulacién de uno pasivo. 19CAPITULO 2.Algoritmo de Recuperacion de Reloj “Square Timing Recovery" Figura 2.3.3. Pre-filtro Activo El pre-filtro es un filtro pasa-banda con una frecuencia de resonancia de 250 Hz, ‘como base el diagrama de la Figura 2.3.2 se realizan los siguientes calculos: 1 R,=R,=R,=R,= = 63.66KQ 1 2nf,C, 2x(2500.014) RRR C, _ (63.66K) (0.014) _ 4p 577 R, ° Q=S0yL= 63.66K “respueste en frecuencia del filtro y su desplazamiento de fase se muestran a continuacion 2.3.4): 20uPIITA CAPITULO 2.Algoritme de Recuperacién de Reloj “Square Timing Recovery” IPN = 3 | Z 4 5 4 pH sALibs a 12 er sae g é & 5 _lversauips 450500 a a a ee er) FRECUENCIA (Hz) Figura 2.3.4. Respuesta en frecuencia y desplazamiento de fase del Pre-fitro @ 250 Hz. Para la implementacién del multiplicador se utiliz6 el circuito integrado MC1495L el cual es un muitiplicador lineal de cuatro cuadrantes cuya configuracion se muestra en la Figura 2.3.5: aara CAPITULO 2.Algoritmo de Recuperacién de Reloj “Square Timing Recovery” IPN Ts 7" x 2k 12 bs G <7, yw Figura 2.3.5. Circuito Multplicador. "Le sefal es elevada al cuadrado para poder recuperar la frecuencia fundamental ‘e! filtro pasa-banda, si no se elevara al cuadrado podria no estarse caracterizando de adecuada a la sefial debido al error mer (Pare la construccién del multiplicador se utilizé un modelo de aplicacién tomado de las ‘especificacién del mismo. En el punto 2.3.1 se mencionan algunas de las mas relevantes del Circuito Integrado MC1495L y del resto de los integrados iormente se tiene el filtro pasa-banda @ 500 Hz; para su implementacion se utilizo estructura del pre-filtro, Gnicamente fue necesario recalcular la frecuencia de sepia 2af,C, _ 2#(500)(0.0142) R,R,R,C, _ B1.830K)' 0.01) _ 19 1347 31.830K =31.830KQ. R, =R, =R,=R, = Q=100y L= Q >= (C/E) (0.01u/10.13) 3.18MQ. 22UPIITA CAPITULO 2.Algoritmo de Recuperacion de Reloj “Square Timing Recovery” IPN ee ene La respuesta en frecuencia del filtro y su desplazamiento de fase se muestran a continuacién (Figura 2.3.6): 20 ' ae s g ut % oa g or \VP(SALIDA) (deg) donde: Vaa(SALIDE ta ae —|VPrsaLiDA 120 1 J 100-200 300 400 «600-600. 700-S «800-900 FRECUENCIA (Ho) Figura 2.2.6. Respuesta en frecuencia y desplazamionto de fase del Fitro Pasa-banda @ 500 Hz. La sefial de entrada que se utilizé en Ia simulacion para obtener la respuesta del Filtro Pasa-Banda, es una onda senoidal con una amplitud de SV. El circuito desplazador de fase para compensar el desfase a la salida del filtro pasa- banda y del resto de los dispositivos electrénicos es el siguiente (Figura 2.3.7) tox fe a wa 7 eee ~~ Wer an Ee Tels" Seu Figura 2.3.7. Desplazadores de fase en cascada l 31.830KQ oe 2af.C 2x(500)(0.01u) y las resistencias de retroalimentacion pueden ser de 10 KQ. a 100 KQ. 23=a CAPITULO 2.Algoritmo de Recuperacién de Reloj “Square Timing Recovery" IPN ——— Finalmente para el detector de cruces por cero, el invérsor y el schmitt trigger, no se _s=cesitan realizar calculos para su implementacion. 4. Especificaciones de los componentes electronicos utilizados. (§07495L.- Multiplicador cuatro-cuadrantes lineal. Disefiado para usos donde la salida es un producto lineal de dos voltajes de entrada. Sus =stcaciones tipicas son como multiplicador, divisor, detector de fase, duplicador de frecuencia, ‘=eculador / demodulador balanceado, etc.. El rango de los voltajes de entrada es de 1 10 Volts. Alimentacion de + 15 Volts. Puede ajustarse el factor de ganancia a la salida. Ancho de banda grande. ealidad excelente, error maximo de 2% en la entrada X y de 4% en la entrada Y. oooo0 L=347N.- Circuito Integrado con cuatro Amplificadores Operacionales J-FET. Estos circuitos son de alta velocidad. Offset de Voltaje de entrada de 3 mV. Alimentaci6n + 15 Volts. Resistencia de entrada de 10'°0. oog ‘74LS14N.- Circuito Integrado con seis schmitt triggers. 2 Alta velocidad. 2 Alta inmunidad al ruido. 2 Impedancia de salida simétrica. 2 Amplio rango de operacién de voltaje. 24. Simulacién en TopSPICE de cada uno de los bloques y de todo el sistema “Square Timing Recovery”. ‘Antes de llevar a cabo la implementacién a nivel hardware del algoritmo de recuperacion Se elo] “Square Timing Recovery’, se simularon cada uno de los bloques que conforman la ‘s=cnica para de esta manera verificar si se obtenian los resultados esperados; de ésta manera ‘== tuvo una base para comenzar el armado del circuito aunque cabe mencionar que algunos de ‘Gs valores de ciertos dispositivos ocupados durante la simulacién fueron cambiados en la eractica porque en la realidad se presentan factores tales como ruido, retardo provocado por la Sropia circuiteria, jitter y el desempefio propio de cada uno de los dispositivas electronicos. Estos Sctores afectan la funcionalidad del circuito y no son tomados en cuenta al momento de llevar @ ‘= una simulaci6n. Para ésta simulacién se utiizé el software TopSPICE Schematic Win32 version 5.40, ‘gees cuenta con las herramientas necesarias para cumplir con los requerimientos de la ‘Seulzcion del algoritmo. El diagrama a bloques de! Square Timing Recovery, muestra que se tienen basicamente ‘Sioques que lo conforman: Pre-filro, elevador al cuadrado, filtro pasa-banda, desplazador de detector de cruce por cero, inversor, schmitt trigger. A continuacién se muestra la én de todo el algoritmo Figura 2.4.1, asi como las salidas parciales en cada uno de los 24Figura 2.4.1, Simulacion del aigortmo Square Timing Recovery L xe = capUPIITA CAPITULO 2.Algoritmo de Recuperacién de Reloj “Square Timing Recovery” IPN ——— —————— —— — ——————————————————_cSm Para la simulacién se omitié el filtro pues éste bioque tuvo que ser agregado en la practica para disminuir el jtter en la seftal de salida. Para efectos de simulacién se ocupo como sefial de entrada una sen frecuencia de 250 Hz y una amplitud de 2V. 1a una ‘Como primer bloque se tiene al multiplicador cuya salida se muestra en la Figura 2.4.2. RESPUESTA TRANSITORIA (V) TIEMPO (ms) Figura 2.4.2. Sefial de entrada y salida del multipicador. La grafica en color azul, muestra a la sefial de entrada, como puede observarse ésta ‘iene un periodo de 4ms lo que equivale a una frecuencia de 250 Hz y una amplitud de 2V. La gréfica en color rojo muestra la sefial de salida del multiplicador al recibir la senoidal antes escrita como entrada; se puede observar que el periodo de la sefial de salida es de 2ms, 500 #2 con una amplitud de 4V; con esto se comprueba que el funcionamiento del multiplicador de ‘recuencia esta funcionando correctamente. EI siguiente bloque que se tiene es un filtro pasa-banda, centrado en 500 Hz, Figura 243. 26UPIITA CAPITULO 2.Algoritmo de Recuperacién de Reloj “Square Timing Recovery” IPN = NvisaLioa RESPUESTA TRANSITORIA (V) \\wentroe TIEMPO (ms) Figura 2.4.3, Salida del mutiplicador y salida del ito pasa-banda @ 500 He. La gréfica azul muestra la sefial de entrada al filtro, la cual es la salida de! multiplicador y cuyas caracteristicas se mencionaron anteriormente. La gréfica roja muestra la sefial de salida del filtro; ésta sefial se ve ligeramente amortiguada debido a que el andlisis que se esta haciendo en la simulacion es transitorio, pero en si al ser un filtro selectivo a 500 Hz y tomando en cuenta que a nivel simulacién la sefial de salida de! multiplicador sale @ 00 Hz, la sefial pasaria tal cual Al realizar el andlisis en frecuencia de la salida del multiplicador, se genera un impulso en la frecuencia a la que esté dicha sefial; en la Figura 2.4.4 se observa que el impulso se ubica exactamente en 500 Hz. 7) IDA_MULT) \VMFFT(SALII 0 of 02 03 O04 05 O08 O07 08 09 10 FRECUENCIA (Kt) Figura 2.4.4, Transformada de Fourier de la seftal a la Salida del multipicador. 27CAPITULO 2.Algoritmo de Recuperacién de Reloj “Square Ti rrr A continuacién se tienen dos desfasadores 0 desplazadores de fase en cascada; fue -ecesario poner dos porque el maximo desfasamiento que se puede lograr con uno de ellos es 2 90° y el ajuste que se requiere para compensar el desfasamiento inducido por el filtro pasa- ‘Senda es mayor a 90° por lo que se recurrid a otro desfasador variable y con ello sumar el ‘ges‘ase. En la Figura 2.4.5, el grafico azul representa la salida del filtro pasa — banda; el grafico ‘sje muestra la salida del desplazador constante y el verde la salida del desplazador variable. RESPUESTA TRANSITORIA (V) ‘TEMPO (ms) Figura 2.4.5, Salida de los desplazadores de fase. En seguida se tiene al detector de cruces por cero, el cual recibe como entrada la salida (¢21 desfasador variable, Figura 2.4.6 28re ee ae UPIITA CAPITULO 2.Algoritmo de Recuperacién de Reloj “Square Timing Recovery” IPN RESPUESTA TRANSITORIA (V) pets La ° 2 4 @ TIEMPO (ms) Figura 2.4.6, Salida del detector de cruces por cero. La gréfica en color azul muestra la salida del desfasador variable. La grafica roja representa la salida del detector de cruces por cero. La Figura 2.4.7 muestra la sefial del detector de cruces por cero rectificada, a a= (ECD) (REGTIFICA) RESPUESTA TRANSITORIA (V) TIEMPO (ms) Figura 2.47 Salida del rectiteador La grafica en color azul representa la sefial de salida del detector de cruces por cero, y la roja muestra la sefial rectificada, 29‘UPIITA CAPITULO 2.Algoritmo de Recuperacién de Reloj “Square Ti Recovery” IPN ooo Posteriormente se invierte la sefial previamente rectificada, Figura 2.4.8. ‘VANVERSOR) (¥) verse 2 4 6 8 10 Tempo (ms) Figura 2.4.8 Salida del inversor Una vez invertida la sefial se diferencia para a partir de la sefial resultante poder generar ‘es pulsos de salida a partir del flanco de bajada de la sefial proveniente del detector de cruces ‘Por cero; Figura 2.4.9. RESPUESTA TRANSITORIA (V) 100 781 vanveRsc VIDERIVADA) TIEMPO (as) Figura 2.4.9 Salida del diferenciador 30UPIITA CAPITULO 2.Algoritmo de Recuperacién de Reloj “Square Timing Recovery” PN ee Después de haber diferenciado la sefial, se tiene un schmitt trigger; éste dispositivo nos permitira definir mejor los pulsos para la salida de la sefial de reloj, Figura 2.4.10. SEAL RE ah ERTL RESPUESTA TRANSITORIA (V) Tiempo (ms) Figura 2.4.10 Salida del schmitt tigger Finalmente se muestra la sefial de entrada con respecto a la sefial de salida (pulsos de reloj); Figura 2.4.11. = 8 2 sear 3 Ne 0 TIEMPO (ms) Figura 24.11 Sefial de reo) A nivel simulacién no es posible observar el diagrama de ojo para comprobar la funcionalidad del sistema al cercioramos de que los impulsos estan justamente en los instantes de muestreo. 31UPITA CAPITULO 2.Algoritmo de Recuperacién de Reloj “Square Timing Recovery” IPN Se Se puede ver que la sefial de salida que se obtiene recupera la frecuencia de la sefial transmitida pero no la fase, es decir, la sefial de reloj tiene una frecuencia de 500 Hz, pero la fase puede y debe ser ajustada con el desfasador variable o ajustable y asi posicionar los pulsos en el lugar requerido. Este ajuste solo se realizo cuando se calibré el sistema, una vez hecho ‘esto ya no se requiere ningtin tipo de ajuste adicional. 32enter T"sgEnr_e_er_e__c eee ‘Avoncooy Buu, axenbs jep oonpuianbs3 '1'S°Z e1nB -(ewoysis je seqanig) [e1u06 ue A sanbojg 10d sopiuayqo sopeyinser A ugjaejuowajduyy “¢°ZuPIITA CAPITULO 2.Algoritmo de Recuperacion de Reloj “Square Timing Recovery" IPN Ss La Figura 2.5.1, muestra el esquematico resultante al implementar la técnica de recuperacion de reloj, Square Timing Recovery. Para poder apreciar mejor las sefiales obtenidas con sus valores de voltaje y frecuencia para cada uno de los bloques se tiene lo siguiente: Como se mencioné en el Capitulo 1, la sefial de entrada es una sefial PAM Binaria con un Coseno Alzado (BPSK), las caracteristicas de ésta sefial estén especificadas al final de dicho capitulo; Figura 2. Figura 2.5.2. Sefal de entrada, PAM Binaria con Coseno Alzado (BPSK). Como primer bloque se tiene un pre-filro, el cual no es mas que un filtro pasa-banda centrado en 250 Hz. Este filtro permite reducir la varianza de la sefial de salida obteniendo con esto una disminucién considerable del iter. Figura 2.5.3. Figura 2.5.3. Sefal de entrada (superior), seftal de salida del ftro @ 250 Hz (inferior), Ala salida del elevador al cuadrado se obtiene la siguiente sefial, Figura 2.5.4. 34: 3 UPIITA CAPITULO 2.Aigoritmo de Recuperacién de Reloj “Square Timing Recovery” IPN Figura 2.5.4, Sefal a la salida del multiplicador. Como podemos observar , la Figura 2.5.2 muestra la sefial recibida la cual tiene una amplitud de aproximadamente 20 Vpp, tomando valores tanto positives como negativos. La sefial obtenida a la salida del multiplicador, mostrada en la Figura 2.5.4, representa a la sefial con valores tinicamente positivos ademas de duplicarse tanto su amplitud como su frecuencia, El multiplicador tiene una ganancia a la salida de 0.1 por lo que a la salida se tiene el producto de las amplitudes de las sefiales de entrada entre 10 xy x:¥ 10 En nuestro caso, como se desea elevar al cuadrado, se introduce la misma sefial en ambas entradas del mulliplicador. La amplitud de dicha sefial es de 10v pico, por lo que a la selida se espera una sefial puramente positive con una amplitud de (10x10)/10 = 10 V, lo cual se ve claramente en la Figura 2.5.4 Ala salida del filtro pasa-banda se obtuvo la sefial mostrada en la Figura 2.5.5. a Figura 2.5.5, Sefial ala salida del flo pasa-banda, con referencia ‘a la sefal de relo) recuperada (Timing Wave). La forma de onda obtenida se aproxima a una senoidal con lentas variaciones en amplitud y pequefias fluctuaciones en el desplazamiento de la fase. Esto se puede observar en el osciloscopio, cuyos trazos horizontales son referenciados a la sefial de reloj de la misma manera en que se produce el diagrama de ojo para evaluar la interferencia intersimbdlica en la sefal PAM. En la Figura 2.5.6 se muestra la sefial de salida del filtro pasa-banda @ 500 Hz. 35‘UPIITA CAPITULO 2.Algoritmo de Recuperacién de Reloj “Square Timing Recovery” IPN ee Figura 2.5.6. Sefial ala salida del fro pasa-banda, La salida del desplazador de fase se muestra en la Figura 2.5.7. Figura 2.5.7, Senal ala salida del desplazador de fase. En seguida se tiene la seftal a la salida del detector de cruces por cero, Figuras 2.5.8 y Figura 2.5.8, Sefial ala salida detector de cruces por cero (superior), ‘salida del desplazador de fase variable (inferior).bSIBlIiOTECA UPIITA CAPITULO 2.Algoritmo de Recuperacion de Reloj “Square Timing Recovery" IPN 1922 soo. Figura 2.5.8, Sefal a la salida detector de cruoes por cero, Por ultimo, para poder generar la sefial de reloj de salida, se toma la salida del detector de cruces por cero donde, a partir de los flancos de bajada de dicha sefial, se produciran los pulsos de reloj La sefial de salida del detector de cruces por cero es atenuada e invertida; a la salida del inversor la sefial es diferenciada. Figura 2.5.10. “RUN 07 ISERIES ARTE! Figura 2.5.10. Sefial del detector de cruces por cero, atenuada e invertia. ‘Aunque el diferenciador nos da impulsos, estos no estén bien definidos por la carga y descarga del capacitor, por lo que se utiliza un schmitt trigger para regenerar estos pulsos y tener como resultado una sefial de reloj adecuada para ser utilizada en un muestreador / retenedor y asi recuperar la sefial recibida. Figura 2.5.11. 37UPIITA CAPITULO 2.Algoritmo de Recuperacién de Reloj “Square Timing Recovery" IPN Figura 2.5.11. Sefial de relo| recuperada, La Figura 2.5.12 (sefial inferior) muestra la seftal de reloj recuperada en el receptor, la sefial superior, muestra la sefial de reloj del transmisor. Puede observarse que practicamente son idénticas. Figura 2.5.12. Sefial de reloj del Tx Vs. Seftal de reloj det Rx La Figura 2.5.13 muestra en la parte inferior la seftal de reloj recuperada, indicando en ‘que instantes van a ser tomadas las muestras. aor eee! Figura 2.5.13. Diagrama de ojo de la sefial recibida con referencia ala serial de reloj recuperada39 UPIITA CAPITULO 2,Algoritmo de Recuperacion de Reloj “Square Timing Recovery” IPN Con ésta ultima imagen se demuestra el funcionamiento del circuito con todos sus bloques integrados. En la Figura 2.5.13 se tiene la sefial recibida referenciada con respecto a la sefial de reloj recuperada, comprobando mediante el diagrama de ojo que se forma, que los instantes de muestreo son los correctos. Finalmente el circuito impreso de la técnica implementada se muestra en la Figura 2.5.14 y 2.5.15. a eas QUARE TIMINGRECOVE me ato ei eel bas Figura 2.5.15 Circuito impreso de la técnica Square Timing Recovery (vista superior)UPIITA CAPITULO 2.Algoritmo de Recuperacién de Reloj “Square Timing Recovery” IPN eee 2.6. Conclusiones. La técnica de recuperacién de reloj “Square Timing Recovery” es una de las mas simples de implementar pero por consecuencia permite visualizar y comprender de una mejor manera el problema de la sincronizacién de relo} La técnica tiene sus limitantes, como es el hecho de no ser capaz de recuperar la fase de la sefial de reloj; ademas al ser una implementacién totalmente analégica hay mucha dependencia de las variaciones de voltaje y corriente que puedan haber, provocando con esto la inestabilidad del circuito. Por otra parte, el circuito tiene jitter a la salida y este puede incrementar su Varianza si se llegara a desajustar algunos de los pardmetros del circuito. La técnica puede ser mejorada si se implementa con un PLL, 0 bien, puede afiadirse un bloque que permita de manera externa la recuperacion de la fase. ‘A pesar de estas limitantes, a nivel de investigacién es un gran avance, porque en Mexico no se han desarrollado hasta el momento dispositivos que satisfagan el problema de sincronia. El bloque implementado puede ser utllizado para fines didacticos y si se continua trabajando en el perfeccionamiento de su implementacion, pudiera pensarse en la oferta del mismo a nivel comercial. 40CAPITULO 3. Algoritmo de Recuperacion de Reloj, “ Early — Late Gate “.UPIITA CAPITULO 3. Algoritmo de Recuperacién de Reloj "Early-Late Gate” IPN I 3.1, Definicion de la técnica Esta es una técnica que explota las propiedades de simetria de la seftal a la salida de un filtro acoplado 0 correlador. Para describir éste método, se considerara un pulso rectangular s(t), 0, F : oar era (a) (b) Figura 3.1.1. Seftal de pulso rectangular (a), Salida del ftro acoplado (b). En presencia de ruido, la identificacion del valor pico de la sefial es por lo general dificil En lugar de muestrear la sefial en el pico, supongamos que muestreamos antes, ent = T - 5, y después, en t = T + 6. Los valores absolutos de las muestras anteriores |y(m(T - 8))| y de las muestras posteriores |y(m(T + 8)}| seran més pequefios (sobre el promedio en presencia de ruido) que las muestras del valor pico |y(mT). Puesto que la funcién de autocorrelacion es uniforme con respecto al tiempo dptimo de muestreo t = T, los valores absolutos de la funcién de autocorrelacién en t = T - 8 y t= T + 6 son iguales. Bajo estas condiciones, el instante de muestreo éptimo es el punto medio entre t= T - 5 yt = T + 5, Esta condicién forma las bases del sincronizador de simbolo Early-Late Gate. La Figura 3.1.2, ilustra el diagrama a bloques del sincronizador Early-Late Gate. Siguiendo la numeracion de esta Figura, los correladores (1 y 2) son utilizados en lugar de los filros acoplados equivalentes. Los dos correladores integran dentro del intervelo de simbolo T, pero un correlador comienza a integrar 6 segundos antes (3) relativo al tiempo de muestreo Optimo estimado y el otro integrador comienza integrando 6 segundos después (4) relativo al tiempo de muestreo éptimo estimado. Una sefial de error se forma tomando la diferencia entre los valores absolutos (5 y 6) de las salidas de los dos correladores. Para suavizar el ruido que corrompe las muestras, la seftal de error (7) se pasa a través de un filtro pasa-bajas (8). Si la temporizacion esté relativamente fuera del tiempo de muestreo dptimo, el promedio de la seal de error a la salida del filtro pasa-bajas es diferente de cero, y la sefial de reloj esta tanto retardada 0 avanzada, dependiendo del signo del error. Entonces, la sefial de error suavizada cs utiizada para controlar un Reloj Controlado por Voltaje (VCC), cuya salida es la sefial de reloj deseada que sera utilizada para muestrear. 42UPIITA, CAPITULO 3. Algoritmo de Recuperacién de Reloj “Early-Late Gate” IPN ' 3 5 Joe Muestreador { Magritue a Generador Sena reckie faa de = ‘oncia de simbolo Retardo |__, Temporizacion ‘de simbolo Jou 5 mussteosor A ogntes 3 0 Fitro de azo Figura 3.1.2. Diagrama a bloques del sincronizador Early —Late Gate, El sincronizador Early-Late Gate es basicamente un sistema de control de lazo cerrado cuyo ancho de banda es relativamente angosto comparado con la tasa de simbolo 1/T. El ancho de banda del lazo determina la calidad de la estimacién de la temporizaci6n. Un lazo de banda angosta proporciona un promedio mayor sobre el ruido aditivo y asi mejora la calidad de los instantes de muestreo estimados y proporcionados tal que el retardo de propagacién del canal es constante y el oscilador del reloj en el transmisor no esta variando con el tiempo (0 varia muy lentamente con el tiempo). Por otro lado, si el retardo de propagacion del canal cambia con e! tiempo y/o el reloj del transmisor esta también variando con el tiempo, entonces, el ancho de banda del lazo debe incrementarse para prover el seguimiento mas rapido de las variaciones de tiempo en la temporizacién de simbolo. Una realizacién equivalente del sincronizador Early-Late Gate, esto es, un poco mas sencilla de implementarse, se muestra en la Figura 3.1.3. En este caso la sefial de reloj del VCC esté adelantada o retardada por 8, y estas sefiales de rela) son utlizadas para muestrear la salida de los dos correladores’. rc Tapas 29 [at >] menor | ey et rato ie ona! ; snelrectia orem vee Prove org Ge bo a k E Temporizacion Retardo eae ot | a a ean x Jou wnsveuts | ey te t Figura 3.1.3, Diagrama a bloques altemativo del sincronizador Eariy-Late Gate. ” G. Proakis, John; “Digital Communications"; Mc Graw-Hil Intemational Editions; Third Edition; 1995:p.p. 362-364. 43‘29 sje" — Aye3 jap senbojg e ewesBeiq *|-7'¢ einBiy yoavuoaiN eg ieee oavauisan MOSMAN ¢ “senbojq So ap oun eped ap epijes B] ep voneulojeu! UO!oBIYBSNI A senboyq e ewesBeIg z"¢UPIITA CAPITULO 3.Algoritmo de Recuperacion de Reloj “Early-Late Gate” IPN 3.2.1 Anélisis Te6rico En esta parte se explicara el por qué los bloques que integran la técnica Early - Late Gate, permiten la recuperacién de reloj; para ello se tomaré como base el diagrama de la Figura 3.2.4 Como ya se habia hecho mencién en el punto 3.1 del presente capitulo, esta técnica se basa en las propiedades de simetria de la sefial de entrada; dicha propiedad la adquiere al tratar con la funcién de autocorrelacién de la sefial recibida. La simetria de la sefial permitiré localizar el instante de muestreo dptimo el cual corresponde con el punto en donde la autocorrelacion es maxima, La funcién de autocorrelacién se usa ampliamente en el anélisis de sefiales. Es especialmente util en la deteccién 0 reconocimiento de sefiales enmascaradas por ruido agregado. Para nuestro caso, la sefial recibida ya esta previamente correlacionada, es por esta razén que en el diagrama a bloques mostrado en la Figura 3.2.1 se omiten los bloques correspondientes a los correladores. ‘Aunque todos los bloques que integran la técnica implementada resultan de suma importancia; el oscilador controlado por voltaje (VCO) es uno de los bloques principales al ser utilizado como corrector de frecuencia y fase para el ajuste de las mismas. En implementaciones analégicas a nivel de hardware, el ajuste de frecuencia y fase se logra con mezcladores de frecuencia o demoduladores. Se necesita un VCO como controlador para producir un adelanto constante en la fase que constituye un desplazamiento de frecuencia. Tanto la frecuencia como la fase, son parémetros primordiales a ser recuperados de la sefial recibida para a partir de éstos generar la sefial de reloj en el receptor. La importancia del VCO radica en el hecho de que a partir de é1 se generan los pulsos anteriores y posteriores; con éstos se van tomando muestras de la sefial recibida y, posteriormente, es factible realizar la comparacién de ambas muestras para entonces determinar si la magnitud de éstas es igual o diferente. Si son iguales, la autocorrelacién sera maxima en el punto medio entre estas dos muestras, el VCO oscilard a la frecuencia fundamental de 500 Hz y se tendré localizado el instante justo de muestreo. De lo contrario, el VCO tendra variaciones en la frecuencia de + 30 Hz y éstas variaciones provocan el desfasamiento necesario para la toma de las muestras de la sefial recibida; de tal forma que se va compensando de manera automatica el lazo cerrado que forma el VCO con el resto de los bloques, hasta el momento en el que la magnitud de las muestias sea la misma y el VCO oscile a 500 Hz. Para poder tomar las muestras de la sefial recibida, se requiere dar un tratamiento a la sefial de salida de! VCO pues ésta es utiizada solo para tomar las muestras anteriores, para las muestras posteriores, se parte de la sefial de salida del VCO y con ayuda de un temporizador en configuracién monoestable, se genera una sefial desfasada con respecto a la salida del VCO. Se procede de la misma manera para la generacién de la sefial a partir de la cual se genera la sefial de reloj, Ademas del tratamiento antes mencionado, es necesario hacer uso de bloques adicionales para que a partir de las sefiales cuadradas generadas, se puedan obtener los pulsos que permiten realizar el proceso de muestreo asi como la generacién de la sefial de reloj a la salida. Estos bloques son el inversor y el schmitt’. ° Er inversor, CI 74LSOAN y el schmit trigger, CI 74LS14N; son circus integrados de los que se hablaré mas a detalle ‘en ef punto 3.3 de! capitulo prosente. 45UPIITA CAPITULO 3.Algoritmo de Recuperacién de Reloj "Early-Late Gat IPN ane Para realizar una comparacién adecuada de las muestras anteriores y posteriores, y a partir de esto ajustar la frecuencia del oscilador, es necesario determinar el valor absoluto de las muestras tomadas. Un rectificador lineal 0 dispositivo de valor absoluto genera todos los armonicos de la frecuencia de entrada f,, con lo que se asegura que se esta teniendo una interpretacion adecuada de las muestras tomadas y asi el error que se genera a partir de la diferencia de las muestras sera el correcto. De aqui se puede determinar que si el error es cero, el VCO oscilaré a la frecuencia fundamental; si el error es mayor a cero, disminuira la frecuencia de oscilacién con respecto a la normalizada, teniendo como limite una variacion de -30 Hz y por ultimo, si el error es menor a cero, el VCO aumentara la frecuencia de oscilacién con respecto a la fundamental, teniendo como limite una variacién de + 30 Hz. Este comportamiento se debe a que el VCO" utilizado opera de manera inversa, es decir, a mayor voltaje de control menor frecuencia y a menor voltaje de control mayor frecuencia, En éste punto existe un bloque intermedio entre la sefial de error caloulada y la entrada de control del VCO; esto se debe a que la sefial de error tiene fluctuaciones demasiado bruscas para ser utiizada de manera directa como voltaje de control; por tanto es necesario suavizar ésta sefial y esto se logra mediante la utilizaci6n de un integrador. Por ultimo, se requiere que cuando el error sea cero, el VCO oscile a la frecuencia fundamental; para esto, se tiene un voltaje de referencia el cual se ajusta de acuerdo a las especificaciones del VCO utlizado, de tal forma que con dicho voltaje se logre obtener la oscilacién del VCO a la frecuencia fundamental deseada. De esta forma, cuando el error es diferente de cero se tendran variaciones de voltaje las cuales se suman con el voltaje de referencia y en consecuencia, modifican la frecuencia de oscilacién. "© £7 Qscilador controlado por vottaje (VCO) utlizado es el CI LMS6ECN, def cual se hablaré mas a detalle en ol punto 3.3 dol capitulo presente. 46UPIITA CAPITULO 3.Algoritmo de Recuperacién de Reloj “Early-Late Gate” IPN 3.3. Disefio y calculo de cada uno de los bloques. Comenzaremos con la implementacién de! Oscilador Controlado por Voltaje (VCO). Se utilizé el integrado LMS66CN cuya configuracion se toma de sus hojas de especificacion. La ecuacién que rige el funcionamiento de este circuito es: 2" -V;) ec. 3.3.4 RCV? donde 2K < R, < 20k, Vs es el voltaje de control el cual se introduce en el pin 5 del circuito integrado, V" es el voltaje de alimentacion positiva y f es la frecuencia de oscilacién fundamental Para la determinacion de Vs es importante observar la frecuencia a la que oscila el VCO para un determinado voltaje de control, para esto se muestra la Figura 3.3.1 FRECUENCIA NORMALIZADA 0 05 15 25 30 VOLTAJE DE CONTROL (V8-V5) (V) Figura 3.3.1, Frecuencia Normalizada como una funcion del Voltje de control Donde Vs es el voltaje de alimentacién positive del VCO; como el VCO se alimenta con + 12 Volts y deseamos ubicarnos en la frecuencia normalizada con valor igual a 1.0, el cual corresponde a la frecuencia fundamental con la que se esta trabajando (500 Hz); esto implica que, sequin el grafico mostrado en la Figura 3.3.1, tendremos que ajustar el voltaje de control de tal forma que Vs-Vs = 1.5 Volts corresponde al valor que deberemos ubicar en el eje de las abscisas para que el VCO oscile en la frecuencia normalizada con valor igual a 1.0 Vs =Ve~ 1.5 = 121.5 = 10.5 Volts Esto implica que el voltaje de referencia mostrado en el diagrama 3.2.1 es de 10.5 Volts, con este voltaje el VCO oscila a 500 Hz. Cabe sefialar que el VCO es demasiado sensible a las variaciones en el voltaje de control, por ejemplo, puede observarse en la grafica 3.3.1 que una variacion de 0.5 Volts en el voltaje de referencia establecido, provocaria un desplazamiento en la frecuencia de aproximadamente 130 Hz por encima de la frecuencia nominal, es decir, el VCO 47UPIITA CAPITULO 3.Algoritmo de Recuperacién de Reloj “Early-Late Gate" IPN —_—_—___e_—_—_—————— oscilaria a una frecuencia de 630 Hz para nuestro caso; esta variacién es demasiado grande para los requerimientos del circuito debido a que seria imposible recuperar la sefial de reloj Por esta raz6n se consideré prudente una variacién en el voltaje de control de + 0.1 Volts, es decir, 10.4 < Vs < 10.5 Volts, lo que equivale a desplazamientos en la frecuencia de + 30 Hz sobre la nominal, 470 < fyeo < 500 Hz. Tomando como referencia las hojas de especificacién del LMSG6CN, se implement el VCO como se muestra en la Figura 3.3.2. peas ae ak ok LMBGBCNT, oko Figura 3.3.2. Implementacién del VCO LMSBSCN, Para la generacion de los pulsos a partir de la salida del oscilador, se utiliza un inversor y tun schmitt trigger lo que se logra Con los circuits 74LSO4N y 74LS14N respectivamente. Ambos circuitos son TTL y no requieren de circuiteria externa para realizar su funcién, solo basta con que la sefial de entrada a ambos circuitos cumpla con las especificaciones TTL ( 0 a 5 Volts ) Sélo es necesario poner un diferenciador (Figura 3.3.3) entre la salida del inversor y la entrada del schmitt trigger para la formacién de los pulsos. C1 SALIDA INVERSOR NT SCHMITT a Figura 3.3.3. Diferenciador. Los valores de C1 y R se eligieron de tal forma que se lograran pulsos a ia salida con una duracién aproximada de 20 j.seg; si se propone C1 de 0.1 uF, tenemos que: F 20H _ 000 RCI R= Scaiak Gia 48UPIITA CAPITULO 3.Algoritmo de Recuperacién de Reloj “Eariy-Late Gate" IPN Pero el valor calculado teéricamente no dio un pulso de 20 jiseg. en la practica, para lograrlo se utiliz6 una resistencia de 1502. Los pulsos generados hasta este momento, corresponden a los pulsos para tomar las muestras anteriores. Para las posteriores se requirié desplazar 30° la sefial a la salida del VCO, lo cual se logré activando un temporizador 555 en modo monoestable con los pulsos generados a partir del VCO y haciendo que la duracién del pulso a la salida del 555 fuera de 166.6 seg. La determinacién del tamafio del desplazamiento fue realizada de manera arbitraria, respetando que éste tenia que ser menor que la mitad del periodo de la sefial recibida. El periodo de la sefial recibida es de 2ms (T = 1/f = 1/500 Hz) - 2ms > 360°, 30° > 20° "2™ _ 166.661 360° La sefial a la salida del monoestable es invertida, diferenciada y, mediante un schmitt trigger, se forman los pulsos que se utilizarén para tomar las muestras posteriores. Como para generar la sefial de reloj de salida se toma la muestra central que se ubica entre la anterior y posterior las cuales presentaron la misma amplitud, se requiere generar una segunda sefial a partir-del VCO, por lo que se utiliza otro temporizador pero ahora se quiere que sus pulsos a la salida tengan una duracién de 83.33 useg, lo que equivale a un desplazamiento de 15° con respecto a la sefial de salida del VCO. Una vez mas, esta sefial es invertida, diferenciada y, mediante un schmitt trigger, se forman los pulsos centrales entre los pulsos anteriores y posteriores, siendo éstos los pulsos ubicados en los instantes de muestreo éptimo. La Figura 3.3.4 muestra la implementacion de los dos circuitos temporizadores; ambos se activan en su pin 2 con los pulsos resultantes del VCO, el pin 3 de ambos son las salidas que pasarén a un inversor, diferenciador y schmitt trigger respectivamente, Figura 3.2.4. Circuitos temporizadores en modo monoestable (LMS5S). Los pulsos anteriores (generados a partir del VCO) y posteriores (generados a partir del primer temporizador), son utilizados para activar dos muestreadores respectivamente y asi tomar las muestras de la sefial que serén posteriormente comparadas para determiner la sefial de error y a partir de ella conocer el instante de muestreo éptimo. 49UPIITA CAPITULO 3 Algortma de Recuperacién de Reloj“Eary-Late Gato” IPN ——————— Para muestrear la seffal se utiliz6 el circuito integrado SMP04 (CMOS Quad Sample-and- Hold Amplifier), contiene 4 muestreadores / retenedores de los cuales solo se utilizan dos. Se activa cada uno con las sefiales de los pulsos anteriores y posteriores y una terminal de cada muestreador es la que recibe la sefial a muestrear que para nuestro caso es la sefial recibida Una vez tomadas las muestras, se procede a obtener el valor absoluto, para realizar esto, se ocupa un circuito de valor absoluto o rectificador a onda completa de precision cuya configuracién se muestra en la Figura 3.3.5. ‘pau Figura 3.3.5. Circuito de valor absolut. Este circuito usa resistores iguales y tiene una resistencia de entrada igual a R. El diodo D1 conduce de modo que ambos amplificadores operacionales actin como inversores, y el voltaje de salida sea positive’. Todas las resistencias son del mismo valor, se recomienda que 10K < R < 100K. El siguiente bloque es utilizado para el calculo de la sefial de error, para lo cual se determina la diferencia de la muestra anterior y la posterior. Como ambas sefiales hasta el momento son puramente positivas por el calculo del valor absoluto, es necesario invertir la que sera restada (sefial atrasada). La Figura 3.3.6 muestra el circuito para invertir la muestra atrasada. Figura 3.3.6. Amplificador inversor. ® Coughlin Robert F; “Circuitos Integrados Lineales y Ampiificadores Operacionales’; Prentice Hall; Segunda edicién; 1987; pip. 149,150. 50UPIITA CAPITULO 3.Aigoritmo de Recuperacién de Reloj “Early-Late Gate” IPN Como no se requiere tener ganancia a la salida del inversor, entonces Rf = Ri =R, 10K < R= 100K, Una vez invertida la sefial, se suman ambas sefiales para generar la sefial de error; la configuracién del sumador se muestra en la Figura 3.3.7. opaNe « = © Lis vy v4 ee Figura 3.3.7. Sumador no inversor con dos entradas. De igual forma que en las configuraciones anteriores 10K < R < 100K. Es conveniente poner seguidores de voltaje antes de las entradas al sumador para evitar algtin tipo de interferencia entre ambas entradas. Una vez calculada la sefial de error, se procede a suavizarla mediante un integrador, Figura 3.3.8. Vo=-Ei* —*t I RCL SS Topane ts Figura 3.3.8, Integrador basco. La constante RC1 debe ajustarse de forma que responda mas lento que la velocidad de muestreo para promediar la sefial de error y mas rapido que la diferencia de la frecuencia del reloj del receptor. respecto a la del transmisor. Finalmente el lazo es cerrado con un sumador del voltaje de referencia (10.5 Volts) y la salida del integrador, para esto se utiliza la misma configuracién del sumador de la Figura 3.3.7. 3.3.1. Especificaciones de los componentes electrénicos utilizados. LMS66CN.- Oscilador Controlado por Voltaje. Es un oscilador de propésito general que puede ser utilizado para generar ondas cuadradas y triangulares, tiene una variacién de frecuencia ante un voltaje de control practicamente lineal. 51UPIITA CAPITULO 3.Algoritmo de Recuperacién de Reloj "Early-Late Gate” IPN —_——_—_—_—————— Q Estabilidad ante temperaturas altas. @ Alimentacion de 10 a 24 Volts. ‘SMP04.- CMOS Quad Sample-and-Hold Amplifier. Contiene 4 muestreadores / retenedores independientes Q Compatible con entradas logicas TTL y CMOS. Puede adquirir una sefial de entrada de 8-bit a+ ¥ LSB en menos de 4 usea, Puede alimentarse con una sola fuente o con una simeétrica, LM555.- Timer. EI LMS555 es un dispositive muy estable para generar retardos en tiempo u oscilaciones muy precisas. Cuenta con terminales adicionales para dispararlo o reiniciarlo si se desea Q Temporizacién de microsegundos a horas 2 Opera en modo astable y monoestable. Q. Salida compatible con TTL. 3.4, Simulacién de cada uno de los bloques y de todo el sistema “Early — Late Gate”. Antes de llevar a cabo la implementacién de la técnica de recuperacién de reloj “Early — Late Gate” a nivel de hardware, se llevo a cabo la simulacién de los algunos de los bloques que la intogran; no fue posible lever a cabo la simulacién de todo el sistema en conjunto debido a las limitaciones de los simuladores que tuvimos a nuestra disposicién (Electronic Workbench y TopSPICE), Las simulaciones hechas fueron llevadas a cabo en el software Electronics Workbench 5.0 debido a que la version de TopSPICE con la que se estuvo trabajando para la simulacién de la otra técnica implementada, no tenia disponible en sus librerias los dispositivos necesarios para llevar a cabo ésia simulacién. Por otra parte, Workbench presenta una serie de limitantes para cuando se desea realizar la simulacién de circuitos que tienen cierto grado de complejidad, pues no responde de manera adecuada. Tomando como base el diagrama a bloques mostrado en la Figura 3.2.1, se simulé el VCO, seguido de los bloques necesarios para formar los pulsos a partir de la sefial cuadrada generada por el oscilador; una vez teniendo éstos pulsos, se activa uno de los temporizadores (LM855). Figura 3.4.1 52UPIITA CAPITULO 3.Algoritmo de Recuperacion de Reloj “Early-Late Gate IPN EE Figura 3.4.1. Simulacién del VCO y activacion del crcuito temporizador (LMS5S), En la Figura 3.4.2 se muestran los pulsos de salida generados a partir del VCO (sefial superior) y también se visualiza la sefial de salida del circuito temporizador en modo monoestable (sefial inferior). Ins55.ewb ee UU UU gO, Si bermann a Hep ot joo cactus “Te (cnt) Figura 3.4.2. Pulsos generados a partir del VCO (serial superio, Salida del temporizador 555 (sefal inferior. Tomando la simulacién anterior es factible saber el comportamiento de los bloques subsecuentes, como son los otros dos temporizadores y la generacién de los pulsos a partir de ellos. En seguida se tienen los muestreadores y el célculo del valor absoluto para la sefal previamente muestreada. La Figura 3.4.3 muestra fa simulacin de un muestreador y un dispositive de valor absoluto. El muestreo fue simulado mediante un switch que es activado y desactivado por voltaje; para realizar ésta parte se tomaron los pulsos generados a partir del VCO; el switch toma muestras de una sefial senoidal y la salida ya muestreada entra al dispositivo de valor absoluto. 53UPIITA CAPITULO 3 Algoritmo de Recuperacién de Reloj “Early-Late Gate” IPN Figura 3.4.3. Simulacién del muestreador y el dispositivo de valor absolut. La Figura 3.4.4 muestra la sefial senoidal muestreada (sefial sin rectificar) y la sefial después de haber calculado su valor absoluto (sefial rectificada). Los pulsos que se visualizan en ambas sefiales indican los instantes en los que se esta realizando la toma de las muestras, en la practica no se tienen esos pulsos. Te Gent) Figura 3.4.4, Sefial muestreada (sefial sin rectiiar), Sefia ala Salida del dispositivo de valor absoluto (sefialrectificada), En la Figura 3.4.5 se muestra la simulacién en donde se comienzan a integrar algunos de los bloques, como son el VCO, los inversores, los schmitt triggers y los temporizadores 555 54UPIITA CAPITULO 3.Algoritmo de Recuperacién de Reloj “Early-Late Gate” IPN ee nena Figura 3.4.5, Simulacién del VCO, inversores, schmitt triggers y temporizadores, ‘Al momento de querer realizar la integracién de los bloques, no fue posible realizar la simulaci6n. Tomando en cuenta que los bloques que integran la técnica no son muy complejos si son tomados individualmente, se decidié proceder a la implementacién a nivel hardware. Fue necesario utilizar bloques adicionales para la integracién de los circuitos como son seguidores de voltaje y atenuadores que nos permitieron acondicionar las sefiales y hacer funcionar todos los bloques en conjunto 55‘Ie a1@7 - Avea jop conewonbs3 “}-s"¢ eunb 4 ‘ye10u96 ue £ senbolq 10d sopjueiqo sopeynses A ugjoejuewosduy “¢"eUPIITA CAPITULO 3.Algoritmo de Recuperacion de Reloj “Early-Late Gate" IPN ee La Figura 3.5.1, muestra el esquematico resultante al implementar la técnica de recuperacién de reloj, Early — Late Gate. Para poder apreciar mejor las sefiales obtenidas con sus valores de voltaje y frecuencia para cada uno de los bloques se tiene lo siguiente: La sefial de entrada es la especificada al final del Capitulo 1, Figura 3.5.2 | So Anne ogy aaa ATA enh Feea(2):No sana V asa Figura 3.5.2. Sefal de entrada, PAM Binarla con Coseno Alzado (BPSK). ‘Tomaremos como primer bloque al oseilador controtado por voltaje (VCO) ya que a partir de la sefial que da como salida, se tiene la referencia para generar los pulsos para tomar las muestras anteriores y posteriores. El oscilador oscila a una frecuencia fundamental de 500 Hz, con variaciones de + 30 Hz segtin varie el voltaje de control. La Figura 3.5.3 muestra la sefial de salida del oscilador. Figure 3.6.3, Sertal de salida del VCO. Figura 3.5.3, Sefial de salida del Osclador Controlado por votaje (VCO). La sefial a la selida del oscilador no cumple con las caracteristicas de una sefial TTL, es decir, porque aunque su nivel bajo esta en 0 Volts, el alto esta por encima de los 10 Volts y como ‘el bloque posterior al oscilador es un circuito TTL, se requiere acondicionar la sefial La Figura 3.5.4 muestra la sefial atenuada pero invertida, porque como a partir de aqui se generan los pulsos para el muestreo, éstos tienen que coincidir con el flanco de bajada de la sefial a la salida del VCO y el schmitt genera pulsos a partir de los flancos de subida; es por eso que se invierte la sefal. 57