CORCUITOS DIGITALES - Apuntes y Ejercicios

Sistema numérico binario de 4 bits (b3 b2 b1 b0)
Al igual que el sistema decimal, el sistema binario; el bit de menor peso es el de extrema
derecha y el de mayor peso es el de extrema izquierda.
El sistema binario posee 2 valores: 0 y 1.
El sistema binario puede constar de n bits, para nuestro caso vamos ocupar 1,2,3 y 4 bits,
ya que el curso cubre circuitos combinacionales, ocuparemos tabla de verdad de hasta 4
bits.
Para el curso de circuitos secuenciales utilizaremos tablas de estados de 4 bits.
Recordando el sistema binario, el bit de menor(b0) =20 =1.

El bit b1=21 =2.
El bit b2=22 =4.
El bit b3=23 =8.

Para más bit seria:
El bit b4=24 =16
El bit b5=25 =32 y así sucesivamente.

El conteo de un numero binario de 4 bits es de 16 conteos diferentes, esto es de acuerdo a
la expresión de #conteos o combinaciones= 2𝑛 . Nota n=número de bits
Para nuestro caso 24 (b3 b2 b1 b0) =16 conteos.
La siguiente tabla de conteos binarios del lado izquierdo corresponde a su valor decimal,
luego la codificación en binario y por ultimo; como se obtiene en base a la codificación su
valor decimal de acuerdo a la suma de los 4 bits binarios.
1 Profesor: Isidro Melchor Osorio

Decimal binario
8 4 2 1
b3 b2 b1 b0
0 0 0 0 0 ;0+0+0+0=0
1 0 0 0 1 ;0+0+0+1=1
2 0 0 1 0 ;0+0+2+0=2
3 0 0 1 1 ;si sumas 2(b1)+1(b0)=3

4 0 1 0 0
5 0 1 0 1 ;si sumas 4(b2)+1(b0)=5
6 0 1 1 0 ;si sumas 4(b2)+2(b1)=6
7 0 1 1 1 ;0+4+2+1=7
8 1 0 0 0
9 1 0 0 1 ;8+0+0+1=9
10 1 0 1 0 ;8+0+2+0=10
11 1 0 1 1 ;8+0+2+1=11
12 1 1 0 0 ;8+4+0+0=12
13 1 1 0 1 ;8+4+0+1=13
14 1 1 1 0 ;8+4+2+0=14
15 1 1 1 1 ;8+4+2+1=15

Operaciones Lógicas
A continuación veremos operaciones lógicas binarias, tal descripción será con tablas de
verdad. Una tabla de verdad esta compuesta por n-variables de entrada y una o m-variables
de salida.
La operación lógica AND, la cual puede ser denotada por un punto o ausencia.
La salida de una operación AND es 1, cuando todas las entradas sean 1.
Para otros casos la salida es 0, a continuación la representación con tablas de verdad para
2 y 3 variables de entrada:
Vamos a utilizar como variables A,B,C; y recordar que para obtener el # de conteos o
combinaciones es:
Para 2 variables=4 conteos.
Para 3 variables=8 conteos.
Entradas Salida Entradas Salida
A B AB A B C ABC
0 0 0 0 0 0 0
0 1 0 0 0 1 0
1 0 0 0 1 0 0
1 1 1 0 1 1 0
1 0 0 0
1 0 1 0
1 1 0 0
1 1 1 1
1 Profesor Isidro Melchor Osorio

Para la operación lógica OR se denota con el símbolo +.
La salida de una operación OR es igual a 0 cuando todas las entradas sean 0.

Para otros casos la salida es igual a 1.
Entradas Salidas Entradas Salida

A B A+B A B C A+B+C
0 0 0 0 0 0 0
0 1 1 0 0 1 1
1 0 1 0 1 0 1
1 1 1 0 1 1 1
1 0 0 1
1 0 1 1
1 1 0 1
1 1 1 1

Operación lógica NAND, la salida es igual a 0 cuando todas las entradas sean 1.
Para otros casos la salida es igual a 1. Se denota la operación como la AND y una raya
arriba. Ahora voy utilizar las X,Y; como variables de entrada.
Entradas Salida
X Y XY
0 0 1
0 1 1
1 0 1
1 1 0
Tabla de verdad de la operación NAND de 2 entradas
Operación lógica NOR, la salida es igual a 1 cuando todas las entradas sean 0.
Para otros casos la salida es igual a 0. Se denota la operación como la OR y una raya encima.
Entradas Salida
X Y X+Y
0 0 1
0 1 0
1 0 0
1 1 0
Tabla de verdad de la operación NOR de 2 entradas
Como les comenté, las tablas de verdad pueden tener n-entradas y m-salidas. Para todas
las operaciones lógicas solo tienen 1 salida.
Además las anteriores operaciones lógicas pueden tener 2 o mas entradas.

La operación lógica NOT o inversor solo consta exclusivamente de 1 entrada.

Operación lógica NOT o inversor, esta operación consta exclusivamente de 1 entrada, el
resultado es lo contrario a la entrada; y se denota con una raya encima.
Entrada Salida
X X
0 1
1 0
Tabla de verdad, de la operación lógica inversor
Para la operación lógica OR-EXCLISIVA, vamos a ver su tabla solamente de 2 entradas; la

operación se denota con Ꚛ. El resultado es 0 cuando las dos entradas tengan el mismo valor;
caso contrario el resultado es 1.
Entradas Salida
X Y XꚚY
0 0 0
0 1 1
1 0 1
1 1 0
Tabla de verdad de 2 entradas, operación OR-EXCLUSIVO.

Para la operación lógica NOR-EXCLUSIVA, vamos a ver su tabla solamente de 2 entradas, la
operación se denota con Ꚛ ; y una raya encima. El resultado es 1 cuando las dos entradas
tengan el mismo valor; caso contrario el resultado es 0.
Entradas Salida
X Y XꚚY
0 0 1
0 1 0
1 0 0
1 1 1
Tabla de verdad de 2 entradas, de la operación lógica NOR-EXCLUSIVA.

Diagrama eléctrico de compuertas.

minitérminos y Maxitérminos
En digitales existen 2 términos básicos minitérminos y Maxitérminos, los cuales son
utilizados, como resultado(salida) de tablas de verdad, en algebra booleana, nos
representan circuitos eléctricos en base a compuertas eléctricas.
Un minitérmino es una operación lógica AND entre 2 o mas variables, es un simi con un
conteo binario, donde una variable presente es 1 lógico y una variable negada es un 0 lógico
ejemplo: A B C D , el cual es minitérmino 14(recordando que 1110=14).
Un Maxitérmino es una operación lógica OR entre 2 o mas variables.
Tanto para minitérminos y Maxitérminos, una variable pueden tener 2 valores; ejemplo
A(presente) o A (negada o ausente).
Un minitérmino aparte de representarse como una operación AND, también se pueden

representar como “m” y seguido del decimal correspondiente; ejemplo: A B C D = m14, las
dos formas de representación son equivalentes.
Un maxitérmino aparte de representarse como una operación OR, también de puede
representar como “M” y seguido del decimal correspondiente, como se representa mas
adelante.
Adelante voy a dar ejemplos de minitérminos y Maxitérminos de 4 variables; en la primera
columna para ambos es su valor decimal, en la 2ª columna el termino con sus variables y su
respectiva operación lógica y en la 3ª su representación alternativa.
pág. 1 Profesor Isidro Melchor Osorio

Algebra de Booleana
Introducción. La lógica binaria es utilizada en computadoras y dispositivos digitales, el costo
de los circuitos que se implementan, es de suma importancia, por tanto el simplificar tales
circuitos es una necesidad, la cual se logra con algebra booleana.
El algebra de booleana, como cualquier sistema deductivo se define como un conjunto de

elementos, un conjunto de operadores y varios axiomas o postulados
Axiomas del algebra booleana.

1(a) La estructura es cerrada con respecto al operador “+”.
1(b) La estructura es cerrada con respecto al operador “∙”.
2(a) El elemento 0 es un elemento de identidad con respecto a +; es decir, X+0=0+X=X.
2(b) El elemento 1 es un elemento de identidad con respecto a ∙ ;es decir, X∙1=1∙X=X.
3(a) La estructura es conmutativa con respecto a +; es decir, X+Y=Y+X.

3(b) La estructura es conmutativa con respecto a ∙ ; es decir, X∙Y=Y∙X.
4(a) El operador ∙ es distributivo sobre +; es decir, X∙(Y+Z)=XY+XZ.
4(b) El operador + es distributivo sobre ∙ ; es decir X+(YZ)=(X+Y)∙(X+Z).
5(a) Para cada elemento X Ɛ B y X Ɛ B; X + X =1.
5(b) X ∙ X = 0.
6 Existen al menos 2 elementos X,Y Ɛ B, por tal X≠Y.
El axioma 4b, es muy diferente al algebra convencional. Procederemos a realizar su

demostración, utilizando tablas de verdad.
Observando el axioma 4b, consta de 3 variables: X,Y,Z; también contienen 3 términos de 2
variables y 2 operaciones entre los términos.
Por tener X,Y,Z, las entradas son 3. Recordando que (YZ) es una operación lógica AND; (X+Y)
es una operación lógica OR; (X+Z) una OR; X con (YZ) una operación OR y (X+Y) con (X+Z)
una operación AND. Entonces evaluamos.
pág. 1 Profe Isidro Melchor Osorio

Tala de vedad del axioma 4b.
Entradas
XYZ (YZ) X+(YZ) (X+Y) (X+Z) (X+Y)(X+Z)
000 0 0 0 0 0
001 0 0 0 1 0
010 0 0 1 0 0
011 1 1 1 1 1
100 0 1 1 1 1
101 0 1 1 1 1
110 0 1 1 1 1
111 1 1 1 1 1
Observando la columna de la salida X+(YZ) y la columna de la salida (X+Y)(X+Z), observamos

que son iguales sus columnas, por tanto la igualdad del axioma 4b es correcta.

Teoremas de Algebra Booleana
Existe el termino de “dualidad”, el cual es entre 2 expresiones booleanas, entre ellas están
intercambiadas los elementos(0,1) en su respectiva posición y también el operador
lógico(∙,+). Como ejemplo observen los pasado axiomas, cada uno posee (a) y (b), pues los
teoremas también.
Teoremas:
T1a X+X=X
T1b X∙X=X
T2a X+1=1
T2b X∙0=0
T3 involución(este posee solamente uno) X =X
T4a asociativa X+(Y+Z)=(X+Y)+Z

T4b “ X(YZ)=(XY)Z
T5a De Morgan (X+Y) = X Y

T5B “ “ (X Y) = X + Y
T6a absorción X+XY=X

T6b “ X (X+Y)=X
La demostración de los teoremas es por medio de los axiomas. Si tienen curiosidad lo

pueden checar en la biografia que les mande.
El axiomas 5a, 5b, 4b se aplican estrictamente para únicamente la variable indicada.
Para el resto de axiomas y la totalidad de teoremas, se aplican come se denotan para
variables y también se puede considerar X, Y, Z como términos compuestos por variables.
Veremos los siguientes ejemplos:

Tabla de verdad y mapas de Karnough
Una tabla de verdad, consta de un bloque de entradas y una o varias salidas; los conteos
binarios de la cual constara en la tabla dependen del número de variables de entrada, para
saberlo con la siguiente expresión :
#conteos= 2#𝑣𝑎𝑟𝑖𝑎𝑏𝑙𝑒𝑠 ; por ejemplo, si tenemos 4 variables #conteos= 24 =16.
Una tabla de verdad es una interpretación de un problema planteado y corresponde a las

entradas; y una solución del problema planteado el cual corresponde a la salida(s).
Las entradas representan todas las posibles combinaciones de eventos.
Ejemplo: Tenemos una bóveda, para acceder a ella tenemos que pasar 3 puertas(A,B,C),
cada puerta tiene un sensor(1 lógico si está abierta, 0 lógico si está cerrada), tenemos una
alarma sonora la cual se activada(con 1 lógico) y desactivada(con 0 lógico) ; la condición es
que si 2 o más puertas están abiertas, la alarma se activara.
Tenemos 3 variables de entrada(A,B,C), y una salida(Sonora). Por tanto, tenemos:
#conteos=23 =8.
Entonces elaboramos nuestra tabla de verdad. Considerar la variable A como la de mayor
peso, B le sigue y C.
Vamos a poner del lado izquierdo de la tabla, el valor BCD en decimal de la entrada de ese
renglón.
La salida la vamos a denotar con F.
1 Profe Isidro Melchor Osorio

Tabla de verdad de acceso a la bóveda.
Valor BCD de Entradas Salida

las entradas ABC F
0 000 0
1 001 0
2 010 0
3 011 1
4 100 0
5 101 1
6 110 1
7 111 1
La anterior tabla interpreta el problema planteado y su solución(F); el siguiente paso será

minimizar F, lo cual lo haremos con mapas de Karnough.

Mapas de Karnough
Hay mapas de Karnough de 3 variables(8 casilleros), 4 variables(16 casilleros) y 5
variables(32 casilleros).
La utilización de los mapas de Karnough es esencial, para la minimización de los circuitos

eléctricos; lo cual se traduce en el menor numero posible de compuertas eléctricas. El cual
es el objetivo del curso.
Minimización en un mapa, es el menor numero de enlaces y cada enlace debe contener el

mayor número de elementos ya sea que se manejen minitérminos(1´s) o maxitérminos(0´s).
Elementos adyacentes son los que se encuentran un casillero al lado de otro ya sea arriba,
abajo, al lado o al extremo en el renglón o columna, de otra manera son inválidos (diagonal
o alejados saltándose un casillero)
Empezamos con los de 3 variables, el mapa es el siguiente:
B C A
0 4
1 5
3 7
2 6
Tiene 8 casilleros, en cada casillero tiene marcado la ubicación de los 8 minitérminos (0 a

7), los cuales se pueden agrupar en 1,2,4,8 elementos fuera de esto no es válido. Y es el
mismo para maxitérminos, pero lo veremos más adelante.
La variable A abarca la columna 1 y 2; columna 1 ausencia de raya, columna 2 raya.
La variable B abarca 4 renglones; renglón 1 y 2 ausencia de raya, renglón 3 y 4 raya.
La variable C abarca 4 renglones; renglón 1 y 4 ausencia de raya, renglón 2 y 3 raya.
Son 2 casilleros adyacentes:

0 y 4; 0 y 1; 0 y 2.
1 y 0; 1 y 5; 1 y 3.
3 y 1; 3 y 7; 3 y 2.

2 y 3; 2 y 8; 2 y 0.
4 y 0; 4 y 5; 4 y 8.
5 y 4; 5 y 1; 5 y 7.
7 y 5; 7 y 3; 7 y 6.
8 y 7; 8 y 2; 8 y 4.
Son adyacentes 4 casilleros:
0,1,2,3; 0,1,4,5; 0,4,2,6.

1,3,5,7.
3,2,7,6.
4,5,6,7.
Son adyacentes 8 casilleros:
0-7.
Cuando obtengamos los minitérminos minimizados, la raya indica variable presente, la

ausencia de raya indica variable negada y si hay en ambos (raya y ausencia de raya) la
variable se cancela.
Resolvamos el ejemplo anteriormente propuesto, el de la bóveda.

Utilizaremos los minitérminos(1´s) los cuales de acuerdo al valor BCD de entrada de la tabla
de verdad son:
F(A,B,C)=∑(3,5,6,7)
El símbolo ∑ denota minitérminos.

Nota: un minitérmino, se puede usar para varios enlaces, todo con el objeto de agrupar los
más elementos posibles.
Colocamos nuestros minitérminos en sus respectivos casilleros.

Tenemos que:
Son 3 agrupaciones y cada una con 2 minitérminos.
F(A,B,C)= BC+AC+AB ; expresión minimizada.
BC es la agrupación de m3(minitérmino 3) y m7(minitérmino 7); ya que abarca las 2

columnas se anula A; y un renglón con raya para B y C.
AC es la agrupación de m5 y m7; ya que abarca la columna A con raya, los 2 renglones de C

con raya; un renglón con raya y otro renglón sin raya de B, por tanto, se anula B.
AB es la agrupación de m6 y m7; ya que abarca la columna A con raya; los 2 renglones de B
con raya; un renglón con raya y otro renglón sin raya de C, por tanto, se anula C.
Nota: Los casilleros 0,1,2 y 4, se dejan sin nada o se ponen 0´s, los cuales no utilizamos.
La variable de mayor peso (A para este caso), abarca una columna sin raya y otra con raya.
La variable que sigue (B para este caso), abarca renglones 1 y 2 sin raya; renglones 3 y 4 con
raya.
La variable de menor peso (C para este caso), abarca renglones 1 y 4 sin raya; renglones 2 y
3 con raya.
Recordar que para minitérminos la raya significa variable presente y la ausencia de ella
variable negada:
A) 1 columna con raya, variable presente.
B) 1 columna sin raya, variable negada.
C) 1 renglón con raya, variable presente.
D) 1 renglón sin raya, variable negada.
E) 2 renglones con raya, variable presente.
F) 2 renglones sin raya, variable negada
G) Y si tiene la misma cantidad de raya y ausencia de la misma se cancela la variable(1
renglón con raya y 1 renglón sin raya; 2 renglones con raya y 2 renglones sin raya;1
columna con raya y 1 columna sin raya).
Veamos otro ejemplo:

F(X,Y,Z)=∑(0,1,2,4,6,7)
𝐹(𝑋, 𝑌, 𝑍) = 𝑍 + 𝑋 𝑌 + 𝑋𝑌
𝑍 de la agrupación de m0, m2, m4, m6.
𝑋 𝑌 de la agrupación de m0, m1.

𝑋𝑌 de la agrupación m6, m7.

Para cuando F(a,b,c)=∑(0-7)=1; significa que se conecta a Vcc.
Para cuando F(a,b,c)=∑( )=0, significa que se conecta a GND.

Mapa de Karnough de 4 variables
El mapa de Karnough nos sirve, para minimizar un circuito, a partir de una tabla de verdad
de 4 variables de entrada; de tal modo que utilizaremos el mínimo posible de compuertas
eléctricas.
El mapa de 4 variables, posee 16 casilleros, cada casillero puede contener un elemento:
minitérminos(1´s lógicos), maxitérminos(0´s lógicos) o indeterminados(X, el cual puede ser
0 o 1, lo que más nos convenga), para minimizar la expresión. Por el momento solo
utilizaremos los minitérminos y maxitérminos. Mas adelante veremos los indiferentes.
Los minitérminos(1 lógico) o maxitérminos (0 lógico), los cuales se pueden agrupar en
1,2,4,8 y 16 elementos fuera de esto, está prohibido.
Para que puedan ser agrupados deben ser adyacentes o sea que solo varié una sola variable
entre los 2 términos.
Al ser minitérminos las variables que lo formen, están en operación lógica AND o sea se
representan como con el símbolo entre cada variable punto de multiplicación o la ausencia
de operador, yo voy optar por la segunda(ausencia de operador).
Se considera que varia una variable entre 2 términos, cuando solo una variable es presente
y negada; ejemplo: 𝐴𝐵𝐶𝐷 ; 𝐴𝐵𝐶 𝐷; entre los 2 minitérminos varia únicamente la variable
D(una es D y la otra 𝐷). Por tanto son adyacentes los 2 minitérminos y se pueden agrupar.
Es lo mismo para los maxitérminos por ejemplo: 𝐴 + 𝐵 + 𝐶 + 𝐷 ; 𝐴 + 𝐵 + 𝐶 + 𝐷 ; solo

varia la variable A( A y 𝐴), por tanto los 2 maxitérminos son adyacentes y se pueden agrupar.
Veamos los siguientes minitérminos, los cuales constan de las variables A,B,C,D. Como
mencionamos anteriormente, A es la de mayor peso y D la de menor peso.
También consideremos que una variable posee 2 valores: A(presente) o 𝐴 (negada).
Tenemos que se puede codificar la variable negada como 𝐴 = A´, yo voy utilizar con la raya
arriba de la variable.
Considerar que en binario al tener 4 variables, el valor de cada posición es:
A=23= 8
B= 22 =4
C=21 =2
D=20 =1
Repasando los minitérminos de 4 variables, utilizando las variables A,B,C,D:
La variable presente vale su posición y la variable negada vale 0; entonces tenemos lo
siguiente:
minitérmino 0= 𝐴 𝐵 𝐶 𝐷
m1= 𝐴 𝐵 𝐶 𝐷
m5= 𝐴 𝐵𝐶 𝐷
Ahora veremos los maxitérminos para 4 variables, utilizando A,B,C,D.
Para maxitérminos la variable negada vale su posición y la variable presente vale 0;
tenemos:
Maxitérmino 0= 𝐴 + 𝐵 + 𝐶 + 𝐷
M1= 𝐴 + 𝐵 + 𝐶 + 𝐷
M2= 𝐴 + 𝐵 + 𝐶 + 𝐷
M3= 𝐴 + 𝐵 + 𝐶 + 𝐷
M4= 𝐴 + 𝐵 + 𝐶 + 𝐷
M5= 𝐴 + 𝐵 + 𝐶 + 𝐷
M6= 𝐴 + 𝐵 + 𝐶 + 𝐷
M7= 𝐴 + 𝐵 + 𝐶 + 𝐷
M8= 𝐴 + 𝐵 + 𝐶 + 𝐷
M9= 𝐴 + 𝐵 + 𝐶 + 𝐷
M10= 𝐴 + 𝐵 + 𝐶 + 𝐷
M11= 𝐴 + 𝐵 + 𝐶 + 𝐷
M12= 𝐴 + 𝐵 + 𝐶 + 𝐷
M13= 𝐴 + 𝐵 + 𝐶 + 𝐷
M14= 𝐴 + 𝐵 + 𝐶 + 𝐷
M15= 𝐴 + 𝐵 + 𝐶 + 𝐷
Mapa de Karnough de 4 variables y su respectivo valor de cada casillero
La raya en cada variable abarca la mitad de renglones o columnas y la otra mitad hay
ausencia de raya.
Para la variable A (variable de mayor peso) corresponde raya en la 3ra y 4ª columna y la

ausencia de raya 1ª y 2ª columna tomando de izquierda a derecha.
Para la variable B corresponde raya en la columna 2ª y 3ª. Y para 1ª y 4ª ausencia de raya.
Para la variable C corresponde raya en los renglones 3 y 4. Y ausencia de raya renglón 1 y 2
tomando a partir de la parte superior.
Para la variable D (variable de menor peso) corresponde raya el renglón 2 y 3, ausencia de
raya renglón 1 y 4.
Para cuando se obtienen a partir de las agrupaciones, en forma de minitérminos la raya

significa variable presente, ausencia de raya significa variable negada.
Los valores dentro de cada casillero, ahí se ubica el minitérmino correspondiente, por
ejemplo, el minitérmino3 se coloca un 1 en el casillero 3.
Para que 2 minitérminos sean adyacentes, físicamente estos se localizan uno del otro, al
lado derecho, al lado izquierdo, arriba, abajo, en los extremos de un mismo renglón o
columna
Por ejemplo, para agrupaciones de 2 minitérminos son adyacentes:
Los casilleros 0 y 1.
Y así sucesivamente, todas las agrupaciones de 2 elementos(minitérminos) puede tener 4
posibles combinaciones; con el de arriba(si esta en la parte superior con el extremo de
abajo como el casillero 0 y casillero 2), con el de lado derecho(si esta en la orilla como
casillero 10 y casillero 2), con el de lado izquierdo( si esta en la orilla como casillero 3 y
casillero 11), con el de abajo(si esta hasta abajo como casillero 14 y casillero 12).
Por ejemplo: para agrupaciones de 4 minitérminos:

Los casilleros 0,4,1,5.


Y así sucesivamente; se puede agrupar un renglón, una columna, un bloque cuadrado de 4
casilleros, 2 casilleros con otros 2 casilleros del extremo.
Para agrupaciones de 8 minitérminos son adyacentes:
Los casilleros 0,1,2,3,4,5,6,7.

Los casilleros 0,1,2,3,8,9,10,11.
Los casilleros 0,4,12,8,2,6,14,10.
Los casilleros 0,4,12,8,1,5,13,9.
Los casilleros 1,5,13,9,3,7,15,11.
Y así sucesivamente se pueden agrupar 2 renglones juntos, 2 columnas juntas, 1 renglón

con otro renglón del extremo, 1 columna con otra columna del extremo.
Para agrupar 16 minitérminos el resultado es 1; o sea que se conecta a Vcc.

Si no hay ningún minitérmino el resultado es 0; o sea que se conecta a Gnd.
Veamos el siguiente ejemplo:
Minimizar F(A,B,C,D)=∑(0,1,2,6,8,9,10)
𝐹 (𝐴, 𝐵, 𝐶, 𝐷) = 𝐵 𝐷 + 𝐵 𝐶 + 𝐴 𝐶 𝐷
El termino 𝐵 𝐷 es de la agrupación m0, m2, m8, m10.
El termino 𝐵 𝐶 es de la agrupación m0, m1, m8, m9.
El termino 𝐴 𝐶 𝐷 es de la agrupación m2, m6.

De la expresión minimizada, se obtiene el circuito eléctrico correspondiente, son 2 AND de
2 entradas, 1 AND de 3 entradas y 1 OR de 3 entradas, también 3 inversores para A,B,C; el
circuito es el siguiente:
Veamos otro ejemplo: Minimizar F(W,X,Y,Z)=∑(0,1,3,7,8-11,15)
𝐹 (𝑊, 𝑋, 𝑌, 𝑍) = 𝑊𝑋 + 𝑌𝑍 + 𝑋 𝑌
El termino 𝑊𝑋 es de la agrupación m8, m9, m10, m11.

El termino YZ es de la agrupación m3, m7, m15, m11.
El termino 𝑋 𝑌 es de la agrupación m0, m1, m8, m9.

Y el circuito eléctrico es el siguiente:
Veamos otro ejemplo: Minimizar F(A,B,C,D)=∑(0-7,9,14,15)
𝐹 (𝐴, 𝐵, 𝐶, 𝐷) = 𝐴 + 𝐵𝐶 + 𝐵 𝐶𝐷
El termino 𝐴 es de la agrupación m0-m7.

El termino BC es de la agrupación m6, m7, m14, m15.
El termino 𝐵 𝐶𝐷 es de la agrupación m1, m9.

Su diagrama eléctrico es el siguiente (también es otra forma, en la cual no se dibujan los
inversores, pero por de faul se consideran al tener una variable negada).
[Escriba aquí]
Circuitos Aritméticos.
Los circuitos aritméticos son combinacionales, ya que están formados por
compuertas OR, AND, INVERSOR, NAND, NOR, OR-EXCLUSIVO, NOR-
EXCLUSIVO.
Comencemos por el semisumador SS(suma dos bits binarios).

Contiene 2 entradas (a, b) y 2 salidas (c, s).
a y b son bits; c carry; s suma.
Elaboramos su tabla de verdad:
Consideremos que:
1 0 0 1
+1 + 0 + 1 +0
_____ _____ _____ ______
10 0 1 1
a b c s
0 0 0 0 0
1 0 1 0 1
2 1 0 0 1
3 1 1 1 0
s=𝑎̅ 𝑏 + 𝑎 𝑏̅ = 𝑎 ⊕ 𝑏
c=𝑎 𝑏
pág. 1 Profe Isidro Melchor Oso

[Escriba aquí]
su diagrama eléctrico es el siguiente:

[Escriba aquí]
Sumador Completo (SC).

Es un circuito combinacional, que consta de 3 entradas: A, B y C0(acarreo
previo), y 2 salidas c y s.
Tenemos que valor máximo a sumar es:
1
+1
+1
________
11
Elaboramos la tabla de verdad.
A B C0 c s
0 0 0 0 0 0
1 0 0 1 0 1
2 0 1 0 0 1
3 0 1 1 1 0
4 1 0 0 0 1
5 1 0 1 1 0
6 1 1 0 1 0
7 1 1 1 1 1
c=∑ (3,5,6,7)
s=∑ (1,2,4,7)

[Escriba aquí]
Llenamos nuestros 2 mapas de Karnough(1 mapa por cada salida).
Mapa de c Mapa de s
c= 𝐴 𝐶𝑜 + 𝐴 𝐵 + 𝐵 𝐶𝑜
s= 𝐴̅ 𝐵̅ 𝐶𝑜 + 𝐴̅ 𝐵 ̅̅
𝐶𝑜̅̅ + 𝐴 𝐵̅ ̅̅
𝐶𝑜̅̅ + 𝐴𝐵𝐶𝑜
1 2 3 4
s=𝐴̅ (𝐵̅ 𝐶𝑜 + 𝐵 ̅̅
𝐶𝑜̅̅ ) + 𝐴(𝐵̅ ̅̅
𝐶𝑜̅̅ + 𝐵𝐶𝑜)=𝐴̅ (𝐵̅ 𝐶𝑜 + 𝐵𝐶𝑜 ̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅
̅̅̅̅) + 𝐴(𝐵̅ 𝐶𝑜 + 𝐵𝐶𝑜 ̅̅̅̅)
1y2 3y4
s=𝐴 ⊕ (𝐵 ⊕ 𝐶𝑜)

[Escriba aquí]
El circuito eléctrico del Sumador Completo(SC)

[Escriba aquí]
Sumador de 4 bits
Es un sumador aritmético que suma 2 números y cada uno de 4 bits.
Donde A=A3A2A1A0 y B=B3B2B1B0.
Nota Co=0, conectado a tierra.
Co=acarreo previo, C4 acarreo final.
A3 A2 A1 A0
+ B3 B2 B1 B0
-------------------------------
C4 S3 S2 S1 S0
El sumador binario de 4 bits los realiza el circuito 7483 de la familia TTL.

[Escriba aquí]
Restador aritmético binario.

La resta aritmética binaria se basa en la suma de complemente a “1”.
Veamos como se realiza tenemos un minuendo(M) y el sustraendo(S),
entonces se le obtiene el complemento a “1” al sustraendo; luego se suma al
minuendo el complemento del sustraendo. Y el carry se suma al resultado
total.
Nota M>S
Ejemplo: restar M-S donde M=1111 y S=0111.
El complemento en binario es intercambia 1 por 0 y 0 por 1.
Complemento de S=1000 entonces
1111 0111
+ 1000 + 1
------------- -----------
1 0111 se le suma el carry 1000 resultado
Con el principio de la suma del complemento a “1”. Al sustraendo se le

coloca un inversor y la suma del carry se realiza en el acarreo previo.
Restador A-B; A el minuendo y B el sustraendo.

[Escriba aquí]
M variable de control M=1 restador A-B.

M=0 sumador A+B.
M B M⊕B
0 0 0
0 1 1 si M=0; la or-exclusiva es un buffer
1 0 1
1 1 0 si M=1; la or-exclusiva es un inversor

[Escriba aquí]
Relación de 4 bits binario a un decimal.

Z8 Z4 Z2 Z1 decimal
0 0 0 0 0
0 0 0 1 1
0 0 1 0 2
0 0 1 1 3
0 1 0 0 4
0 1 0 1 5
0 1 1 0 6
0 1 1 1 7
1 0 0 0 8
1 0 0 1 9
Si deseamos formar con binarios los decimales de 10 a 19 tenemos:
1 0000 10
1 0001 11
1 0010 12
:
1 1001 19
Un sumador decimal de 2 digitos.

9
+ 9
---------------
18------------- 1 1000 codificación de un decimal

[Escriba aquí]
Sumador decima de un digito.

El bloque de la izquierda de la tabla de abajo (K, Z8, Z4, Z2 y Z1) corresponden
a los resultados binarios de un 7483(sumador de 4 bits)
El bloque de la derecha de la tabla de abajo (C, S8, S4, S2 y S1) corresponden
a la codificación correcta de un numero decimal
Para ajustar el sumador binario a sumador decimal, el sumador binario se le

suma 6 cuando su resultado sea mayor a 9.
La expresión de nuestro detector de resultado mayor a 9 es el siguiente:

[Escriba aquí]
Sumador de 2 números decimales y cada numero de un digito.
En el sumador superior e inferior Co=0.

En el sumador inferior la k no se utiliza.
La salida de la compuerta OR nos indica la presencia o no de la decena decimal
y en el integrado inferior del sumador S8, S4, S2 y S1 nos entregan la
correspondiente unidad decimal.

Multiplicación binaria.
Comparador de magnitudes
Comparador de magnitudes de 2 números binarios de un bit cada uno.
Comparar A con B.
Comparar 2 números binarios de 4 bits cada uno.
Comparar A=A3A2A1A0 con B=B3B2B1B0.
Obtención de minitérminos y maxitérminos en forma canónica, utilizando el
método del árbol.
Anteriormente vimos como simplificar una expresión algebraica booleana, ahora vamos a
realizar el procedimiento contrario.
Una expresión en minitérminos canónica, es una suma(operación lógica OR) de
minitérminos(los cuales ya vimos previamente) y cada minitérmino debe tener todas las
variables indicadas.
Una expresión en maxitérminos canónica, es una multiplicación(operación lógica AND) de
maxitérminos(los cuales ya vimos previamente) y cada maxitérmino debe tener todas las
variables indicadas.
Veamos un ejemplo de obtención de los minitérminos por el método del árbol:

Observando de la expresión anterior, del lado izquierdo de la igualdad tenemos F(A,B,C,D)
asignándole a las variable su peso; A=8, B=4, C=2, D=1. Lo anterior a su valor decimal de
acuerdo a su posición binaria; y pongo sus valores encima de las variables.
Del lado derecho de la igualdad, tenemos 5 minitérminos los cuales son:
1) 𝐴𝐵𝐶𝐷
2) 𝐵𝐶
3) 𝐴𝐵𝐶
4) BC
5) A
El primer minitérmino posee todas las variables.
El segundo minitérmino le faltan las variables A y D.
El tercer minitérmino le falta la variable D.
El cuarto minitérmino le falta las variables A y D.

El quinto minitérmino le falta las variables B,C y D.
Para evaluar un minitérmino con su valor o valor inicial, consideramos exclusivamente las
variables presentes y omitimos las negadas:
1) 𝐴𝐵𝐶𝐷 , la suma de las variables presentes = 8+4+2=14 y es todo ya que no faltan

variables.
2) 𝐵 𝐶 , como no hay variables presentes =0.
3) 𝐴𝐵𝐶 , =8+2=10.
4) BC , =4+2=6.
5) A, =8.
Ahora ramificamos de cada minitérmino, tomando en cuenta el 0 y el valor de la variable
faltante; y así sucesivamente hasta completar todas las variables; sumamos
aritméticamente cada ramificación y el resultado es el minitérmino, en su forma decimal.
El símbolo ∑ denota minitérminos.
Si hay minitérminos que se repiten como 14, solo se pone un solo 14 en los minitérminos,
ya que el teorema 1(a) lo dice.
El símbolo ∏ denota los maxitérminos.
Los maxitérminos son los que faltan en los minitérminos.

Ahora veremos como obtener los maxitérminos por medio del método del árbol:

Nota: para asignar la secuencia de la ramificación del árbol, no altera el orden de las
variables faltantes, el resultado será correcto, en cualquier orden.
Asignamos su peso a las variables W=8, X=4, Y=2, Z=1.
La expresión consta de 5 maxiterminos:
1) 𝑊+𝑋+𝑌+𝑍
2) 𝑊+𝑋+𝑌
3) 𝑊+𝑋
4) 𝑌+𝑍
5) W
Para asignar el valor inicial de cada maxitérmino, consideramos las variables negadas con
su valor y omitimos las presentes:
1) 𝑊 + 𝑋 + 𝑌 + 𝑍 =1
2) 𝑊 + 𝑋 + 𝑌 =4
3) 𝑊 + 𝑋 =0
4) 𝑌+𝑍=3
5) W=0
Al primer maxitérmino no le faltan variables.
Al segundo maxitérmino le falta Z.
Al tercer maxitérmino le faltan Y, Z.
Al cuarto maxitérmino le faltan W, X.

Al quinto maxitérmino le faltan X,Y,Z.
Ahora ramificamos de cada maxitérmino, tomando en cuenta el 0 y el valor de la variable
faltante; y así sucesivamente hasta completar todas las variables; sumamos
aritméticamente cada ramificación y el resultado es el maxitérmino, en su forma decimal.
Si hay maxitérminos que se repiten como 0, solo se pone un solo 0 en los maxiterminos, ya
que el teorema 1(b) lo dice.
De los maxitérminos obtenidos, obtenemos los minitérminos, que son los faltantes.

Minimizar 𝐹 = ̅̅̅̅̅̅̅̅
𝐹1 𝐹2
Donde 𝐹1(𝐴, 𝐵, 𝐶, 𝐷 ) = (𝐴̅ + 𝐵̅ )(𝐴 + 𝐶 + 𝐷
̅ )(𝐴 + 𝐵 + 𝐶 + 𝐷
̅)
𝐹2(𝐴, 𝐵, 𝐶, 𝐷 ) = 𝐴̅𝐶̅ + 𝐴̅𝐶𝐷 + 𝐴𝐵̅ 𝐷

̅
pág. 1 Profe: Isidro Melchor Osorio

Reactivo de operación lógica.
pág. 1 Profe: Isidro Melchor Osorio.

Implementación de diferentes entradas para una compuerta.
pág. 2 Profe: Isidro Melchor Osorio.

Examen 1er Parcial.
1.-Minimizar 𝐹 = 𝐹1 + 𝐹2 donde:
𝐹1(𝐴, 𝐵, 𝐶, 𝐷) = 𝐷 + 𝐴𝐶̅ + 𝐵𝐶𝐷
̅
𝐹2(𝐴, 𝐵, 𝐶, 𝐷) = (𝐶̅ )(𝐵̅ + 𝐶)(𝐶 + 𝐷)
5ptos.
2.-Simplificar con algebra de booleana la siguiente expresión:

𝐹 (𝐴, 𝐵, 𝐶, 𝐷) = ̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅̅
(𝐴 + 𝐵̅ + 𝐶)(𝐶 + 𝐷 ̅ )(𝐶 + 𝐷 ̅) 1pto.
3.-Que matricula de circuito integrado, posee un sumador aritmético

de 4 bits? 1pto.
4.-Utilizando bloques de SC(sumadores completos), realizar un

sumador aritmético binario de 2 números, y cada uno de 2 bits.
1pto.
5.-Escriba la tabla de verdad de un SC(sumador completo). 1pto.
6.-Escriba la tabla de verdad de la operación lógica NOR con 4

entradas. 1pto.

Indeterminados o indiferentes.
Representan eventos que no sucederán, y los cuales los podemos utilizar como comodines,
para lo mejor nos convenga, para realizar la minimización.
Los indeterminados en la salida de una tabla de verdad se representan con ‘X’, y en el mapa
de Karnough nos representa un minitérmino(1 lógico) o maxitérminos(0 lógico), lo que mas
nos convenga para la minimización.
Conversores de código.
Ya teniendo los conceptos anteriores, vamos a ver conversores de código, un conversor de
código consta de compuertas(pueden ser algunas de las siguientes: AND, OR, NAND, NOR,
NOT, OR-EXCLUSIVA, NOR-EXCLUSIVA); los diferentes códigos constan para su manejo de
10 codificaciones de acuerdo al que pertenezca, esas 10 codificaciones representan la
codificación de 0 a 9 en su respectivo código.
En conversor de código consta de 4 bits de entrada y 4 bits de salida, ya que todos los
códigos, están conformados por 4 bits.
Recordando que los códigos tienen solamente 10 codificaciones y constan de 4 bits cada
codificación, necesitamos una tabla de verdad de 4 entradas y 4 salidas; al tener cuatro
entradas las combinaciones nos dan 16 y como son 10 conteos; nos faltan 6, los cuales van
a ser indeterminados, lo que significa que 6 no son validas o que no se van a presentar.
Conversor código Exc-3 a BCD

Vamos a ver un ejemplo: diseñar un conversor código Exc-3 a BCD, las variables de entrada
son W,X,Y,Z y las de salida A,B,C,D. El indicar diseñar, implica minimizar, el código de
entrada es Exc-3, el cual de indica primero; el código de salida es BCD el cual se indica como
segundo.
Una consideración sumamente importante, es la colocación de minitérminos, maxitérminos

e indiferentes en el mapa de Karnough.
Para colocar nuestros minitérmino(1 lógico),maxitérminos(0 lógico) e indiferentes en el
mapa de Karnaugh, evaluamos su respectiva entrada en BCD(lo cual lo observamos en la
tabla de verdad con sus respectivas entradas), la cual a continuación vemos el valor de 0 a
9(10 conteos ya que son de 0 a 9) con su respectiva codificación en binario del BCD:

BCD de 0-9
Valor decimal codificación en binario
0 0000
1 0001
2 0010
3 0011
4 0100
5 0101
6 0110
7 0111
8 1000
9 1001
1º-Tenemos la respectiva tabla de verdad:

Valor de la Valor BCD Tabla de verdad de conversor
Codificación de la entrada Exc-3 BCD
WXYZ ABCD
0 3 0011 0000
1 4 0100 0001
2 5 0101 0010
3 6 0110 0011
4 7 0111 0100
5 8 1000 0101
6 9 1001 0110
7 10 1010 0111
8 11 1011 1000
9 12 1100 1001

2º Los indiferentes son los valores BCD de entrada que no están; los cuales
son:
0, 1 ,2, 13, 14, 15 ya que si observamos en la tabla de verdad, son los que faltan. Y
colocamos X en los casilleros: 0,1,2,13,14,15 en los 4 mapas de de Karnough.
La expresión de los indeterminados se denota a continuación: ɸ=(0-2,13-15).
3º Vamos a utilizar los minitérminos de las salidas, y como son 4 salidas, vamos
a utilizar 4 mapas de Karnaugh, 1 por cada salida
Para la salida A=∑(11,12)
Para la salida B=∑(7,8,9,10)
Para la salida C=∑(5,6,9,10)
Para la salida D=∑(4,6,8,10,12)

Practica #1 conversor de código EXC-3 a BCD.
Realizamos un paréntesis, implementación de compuertas de diferentes # de
entradas.
Requerimiento de componentes de integrados del conversos EXC3 a BCD:

Este es el material del diagrama abajo descrito: 2-7408, 1-7404, 1-7486,
1-7432, 4-330Ω, 4-1kΩ, 4 leds, 1dipswitch de 4.

Tenemos las salidas minimizadas:
𝐴 = 𝑊𝑋 + 𝑊𝑌𝑍
𝐵 = 𝑋̅ 𝑍̅ + 𝑋𝑌𝑍 + 𝑋̅ 𝑌̅
𝐶 = 𝑌̅ 𝑍 + 𝑌 𝑍̅ = 𝑌 ⊕ 𝑍
𝐷 = 𝑍̅
Diagrama del conversor Exc-3 a BCD.

Nota: Las resistencias de los dipswith deben ser todas de 1kΩ.
Las resistencias de los leds deben ser de 330Ω

Intervalo de voltajes que la familia TTL, interpreta como 0 Lógico y 1 Lógico:
0 Lógico: 0V-0.8V.
1 Lógico: 2.4V-Vcc.
Intervalo de voltajes para 0 y 1 Lógico.
Alimentación del integrado TTL.
Fanout de los TTL.

Maxitérminos a partir de un mapa de Karnough.
Maxitérminos a partir de mapa de Karnough se obtienen a partir de:
a) Se utilizan los 0´s y se consideran los indiferentes si es posible.
b) Las rayas del mapa, se consideran las variables negadas. Sin raya se
consideran las variables presentes
c) Por cada agrupación o enlace se obtiene, un término en forma de
maxitérmino.
d) Entre cada termino de agrupaciones se multiplican
Vamos a ver un ejemplo.
Diseñar un conversor EXC-3 a BCD considerando los maxitérminos,

las variables de entrada son W,X,Y,Z; y las variables de salida A,B,C,D.
EXC-3 BCD
WXYZ ABCD
3 0011 0000
4 0100 0001
5 0101 0010
6 0110 0011
7 0111 0100
8 1000 0101
9 1001 0110
10 1010 0111
11 1011 1000
12 1100 1001
Tabla de verdad de un conversor EXC-3 a BCD; del lado izquierdo el valor BCD
de las entradas.
Los indiferentes son los que NO están de 0 a 15 en el BCD de las entradas:
ɸ=(0-2,13-15)
Los Maxitérminos de cada salida son:
A=∏(3-10)
B=∏(3-6,11,12)
C=∏(3,4,7,8,11,12)
D=∏(3,5,7,9,11)
Minimizamos las 4 salidas utilizando los maxis con los indiferentes.
Y su circuito eléctrico es:
1323 a BCD con Maxis.
Diseñar un conversor código 1323 a BCD, utilice los Maxis; las
variables de entrada W,X,Y,Z y las variables de salida A,B,C,D.
1323 BCD
WXYZ ABCD
0 0000 0000
8 1000 0001
2 0010 0010
1 0001 0011
12 1100 0100
3 0011 0101
14 1110 0110
13 1101 0111
7 0111 1000
15 1111 1001
Del lado izquierdo de la tabla de verdad, el valor BCD de las entradas.
Los indiferentes son los que NO están de 0 a 15 en BCD de las entradas:
ɸ=(4-6,9-11).
Los Maxitérminos de las salidas son:
A=∏(0,8,2,1,12,3,14,13)
B=∏(0,8,2,1,7,15)
C=∏(0,8,12,3,7,15)
D=∏(0,2,12,14,7)
Diseñar un conversor código Gray a 1323 utilizando los Maxis, las
variables de entrada son G3, G2, G1, G0 y las variables de salida A, B,
C, D.
Gray 1323
G3 G2 G1 G0 ABCD
0 0 0 0 0 0000
1 0 0 0 1 1000
3 0 0 1 1 0010
2 0 0 1 0 0001
6 0 1 1 0 1100
7 0 1 1 1 0011
5 0 1 0 1 1110
4 0 1 0 0 1101
12 1 1 0 0 0111
13 1 1 0 1 1111
Del lado izquierdo de la tabla de verdad, el valor BCD de las entradas.
Los indiferentes, los que NO están de 0 a 15 en las entradas:
ɸ=(8-11,14,15)
Los Maxitérminos de las 4 salidas:
A=∏(0,3,2,7,12)
B=∏(0,1,3,2,7)
C=∏(0,1,2,6,4)
D=∏(0,1,3,6,5)
Conversor BCD a 7 segmentos.
También llamado decodificador BCD a 7 segmentos, para display de cátodo
común(también lo hay para display de ánodo común).
Para display de cátodo común, los segmentos del display se encienden con 1
lógico. Y para los de ánodo común se encienden con 0 logico.
Tenemos que los 7 segmentos están asignados por a, b, c, d, e, f, g. Como se
muestran a continuación.
Y la representación decimal de 0 a 9 es la siguiente.

Y su tabla de verdad para el conversor BCD a 7 segmentos para un display de
cátodo común es el siguiente.
Tenemos que los ɸ=(10-15)

a=∑(0,2,3,5,7,8,9)
b=∑(0,1,2,3,4,7,8,9)
c=∑(0,1,3,4,5,6,7,8,9)
d=∑(0,2,3,5,6,8)
e=∑(0,2,6,8)
f=∑(0,4,5,6,8,9)
g=∑(2,3,4,5,6,8,9)
vamos a minimizar para la salida “a”.
El integrado de la familia TTL que realiza el conversor BCD a 7 segmentos para

el display de cátodo común es el 7448.
La configuración para 4 display es la siguiente.
Para display de ánodo común es el 7447.

Se recomienda la conexión entre el decodificador y el display de resistencias
para los 7 segmentos
Decodificadores.
Deco de 3 a 8.
Aplicaciones de los decodificadores.
Una de sus tantas aplicaciones de los decodificadores, es la seleccionar
integrados de memorias.
̅̅̅̅ , G2B=𝐸2
Donde: G2A=𝐸1 ̅̅̅̅ y G1=E3.
A=A2, B=A1 y C=A0.
Implementación con Deco.
Implementar con un deco, un conversor EXC3 a BCD; las variables de entrada
son W,X,Y,Z y las de salida son A,B,C,D.
El deco que se requiere es de 4 a 16, ya que # de entradas de la tabla de verdad
es igual al # de selectores del deco.
Su tabla de verdad es la siguiente:
Los minis son:

A=∑(11,12)
B=∑(7-10)
C=∑(5,6,9,10)
D=∑(4,6,8,10,12)
Utilizando los minis, realizamos nuestra implementación y una OR por cada
salida.
Tenemos el circuito eléctrico de la implementación con el deco.
Deco de 4 a 16.
Codificador.
Codificador de digito decimal a BCD.
entradas salidas
d9 d8 d7 d6 d5 d4 d3 d2 d1 A B C D
0 0 0 0 0 0 0 0 1 0 0 0 1
0 0 0 0 0 0 0 1 0 0 0 1 0
0 0 0 0 0 0 1 0 0 0 0 1 1
0 0 0 0 0 1 0 0 0 0 1 0 0
0 0 0 0 1 0 0 0 0 0 1 0 1
0 0 0 1 0 0 0 0 0 0 1 1 0
0 0 1 0 0 0 0 0 0 0 1 1 1
0 1 0 0 0 0 0 0 0 1 0 0 0
1 0 0 0 0 0 0 0 0 1 0 0 1
Tabla de verdad de un codificador digital a BCD.

A=d8+d9
B=d4+d5+d6+d7
C=d2+d3+d6+d7
D=d1,d3,d5,d7,d9
Diagrama del circuito codificador decimal-BCD.
Multiplexor.
Mux 2 a 1.
Mux 4 a 1.
Implementación con Mux.
Tablas de Mux
Tablas de Mux para expresiones algebraicas o tablas de verdad de 3 variables
de entrada son las siguientes, donde
i) la variable utilizada como referencia se pone del lado izquierdo de la
tabla, en el primer renglón va la variable negada y en el segundo renglón
se coloca la variable presente.
ii) Los números arriba de la tabla corresponden a la entrada del Mux.
iii) La expresión V=n, que se encuentra del lado derecho de la tabla, indica
que variable de entrada es para dicha tabla, por ejemplo, las variables
de entrada A=4, B=2, C=1, n es el numero decimal de dicha variable.
iv) La numeración dentro de cada casillero de la tabla, corresponde a los
minitérminos.
v) La evaluación de cada columna de la tabla puede ser variable presente,
variable negada, 1 o 0.
Las tablas de Mux para expresiones o tablas de verdad de 4 variables,
donde las variables de entrada A=8, B=4, C=2 y D=1.
Recordando el ejemplo de la expresión tenemos:
𝐹 (𝑥, 𝑦, 𝑧) = ∑(1,2,6,7)
Implementando la expresión, tomando como variable de referencia a “z”,
la cual vale “1”, tenemos:
Tenemos su circuito eléctrico de la implementación:

Tomando nuevamente la misma expresión:
𝐹 (𝑥, 𝑦, 𝑧) = ∑(1,2,6,7)
ahora la vamos implementar con respecto a la variable “y” tenemos:
Mux 4 a 1.
Tomando nuevamente la misma expresión:
𝐹 (𝑥, 𝑦, 𝑧) = ∑(1,2,6,7)
ahora la vamos implementar con respecto a la variable “x” tenemos:
Mux 4 a 1.
Ahora vamos a implementar un conversor de código Exc3 a BCD, las
variables de entrada son: W,X,Y,Z y las de salida A,B,C,D.
i)Para la salida A vamos a utilizar la variable de referencia Z=1.
ii)Para la salida B vamos a utilizar la variable de referencia Y=2.
iii)Para la salida C vamos a utilizar la variable de referencia X=4.
iv)Para la salida D vamos a utilizar la variable de referencia W=8.
Utilizando los minitérminos e indiferentes del conversor EXC3 a BCD los
cuales son:
A=∑(11,12)
B=∑(7-10)
C=∑(5,6,9,10)
D=∑(4,6,8,10,12)
ɸ=(0-2,13-15)
i)
Y su diagrama eléctrico es:
Mux 8 a 1.
ii)
Mux 8 a 1.
iii)
iv)
Mux 8 a 1.
Tenemos las variables de entrada a, b, c, d y F la salida; a y b son bits de
control; c y d son bits de datos.
Si ab=00; c+d(OR).
Si ab=01; cd(AND).
Si ab=10; c⊕d
Si ab=11;𝑐̅̅̅̅̅̅̅̅
⊕𝑑
i)Minimizar F.
ii)Implementar con un MUX.
i)Tabla de verdad
ab cd F
0 00 00 0
1 00 01 1
2 00 10 1
3 00 11 1
4 01 00 0
5 01 01 0
6 01 10 0
7 01 11 1
8 10 00 0
9 10 01 1
10 10 10 1
11 10 11 0
12 11 00 1
13 11 01 0
14 11 10 0
15 11 11 1
F=∑(1,2,3,7,9,10,12,15)
ii)
2º parcial 5CV16.
1.-Diseñar un conversor código 84-2-1 a código BCD, utilizar los Maxitérminos(usar también
los indiferentes). Las variables de entrada son W,X,Y,Z. las variables de salida son A,B,C,D.
4 puntos.
2.-Implementar exclusivamente con compuertas NANDs la siguiente expresión:

𝐹 (𝑎, 𝑏, 𝑐, 𝑑 ) = 𝑐̅(𝑎 + 𝑏) + 𝑎̅𝑑
1 punto.
3.-Implementar con un Multiplexor y utilizando como referencia la variable “b”, la

siguiente expresión:
F(a,b,c,d)=∑(0,2,4,5,8,10,13,14) 1 punto.
4.-Resolver por mapa de Karnough: tenemos 4 variables de entrada “a,b,c,d”, a y b son

datos; c y d son control.
Si cd=00, realizar entre a y b una operación AND
Si cd=01, realizar entre a y b una operación OR
Si cd=10, realizar entre a y b una operación NAND

Si cd=11, realizar entre a y b una operación NOR 3 puntos
5.-Escriba la tabla de verdad del decodificador de 3 a 8 con salidas negadas.

1 punto.
Latches.
Latch SR

Flip-Flops.
Flip-Flops D disparado por flanco.

Otros Flip-Flops.

Tablas de excitación de Flip-Flops.

Contadores.
Para el diseño de contadores se utiliza el FF tipo ´T´.
1.-Se realiza la tabla de estados, la cual va a tener 3 bloques estado presente,
estado siguiente y entradas. En el estado presente se colocan las
codificaciones de la secuencia para tal hacemos uso de la hoja de códigos, para
las entradas se hace uso de la tabla de excitación para el FF tipo ´T´.
Del lado derecho de la tabla de estados se pone el valor BCD del estado
presente.
2.- Se minimizan las entradas.
3.-Se dibuja el circuito.
Ejemplo: diseñar un contador utilizando FF tipo ´T´, ascendente reiniciable,
código BCD con la secuencia 0,2,4,6,8,1,3,5,7,9. Asignamos a los FF A,B,C,D.
1.-
Valor BCD del estado presente estado siguiente Entradas
edo presente A B C D A B C D TA TB TC TD
0 0 0 0 0 0 0 1 0 0 0 1 0
2 0 0 1 0 0 1 0 0 0 1 1 0
4 0 1 0 0 0 1 1 0 0 0 1 0
6 0 1 1 0 1 0 0 0 1 1 1 0
8 1 0 0 0 0 0 0 1 1 0 0 1
1 0 0 0 1 0 0 1 1 0 0 1 0
3 0 0 1 1 0 1 0 1 0 1 1 0
5 0 1 0 1 0 1 1 1 0 0 1 0
7 0 1 1 1 1 0 0 1 1 1 1 0
9 1 0 0 1 0 0 0 0 1 0 0 1
Tabla de estados.

2.-
ɸ=∑10-15)
TA=∑(6,8,7,9)
TB=∑(2,6,3,7)
TC=∑(0,2,4,6,1,3,5,7)
TD=∑(8,9)

3.-
Los JK mas comunes son los 7473 para implementar los ´T´.

Diagrama a bloques del contador BCD con display.
Material: Integrados 2- 7473 1-7408 1-7432 1-4046 1.-7448

1-capacitor 10 micros a 10v 1-R 100k 2-R 1k 1.-R 330
7-R 220 1-led 1-display de cátodo común.

Ejemplo: diseñar un contador código 1323, con la secuencia
0,3,6,9,2,4,7,8,1,5; reiniciable ascendente. Utilizar FF tipo ´T´.
a).-Tabla de estados
ɸ=(4-6,9-11)
TA=∑(1,15,2,13,7,8)

TB=∑(1,15,2,7)
TC=∑(1,2,13,7,8,3)
TD=∑(0,1,14,15,12,7,8,3)

Ejemplo: diseñar un contador código 1323, con la secuencia
0,2,4,6,8,1,3,5,7,9; reiniciable ascendente. Utilizar FF tipo ´T´. Asignar a los FF
A,B,C,D.

Detector de secuencia.
Un detector de secuencia consta de una entrada serial, normalmente el
paquete de datos seriales a detectar es de 4 bits. Tiene una sola salida Z, la
cual es 1, cuando se cumpla el paquete de datos; caso contrario Z=0.
Al ser el paquete de datos de 4 bits, requiere 4 estados en asignación GRAY
(00,01,11,10).
Al paquete de datos se le llama secuencia.
El diseño de un Detector de Secuencia es la siguiente:
a) Elaborar un diagrama de estados, el cual contiene 4 estados en GRAY, si
el 1er bit es correcto pasa al siguiente estado y así sucesivamente; si es
un bit incorrecto se va al estado inicial(00). Cuando se cumpla la
secuencia correcta, Z=1; para otra condición Z=0.
b) Se elabora la tabla de estados considerando en el estado siguiente la
entrada X=0 y X=1. Se encuentran las entradas del FF utilizando su tabla
de excitación.
c) Se minimiza las entradas de los FF.

Ejemplo: diseñar un detector de secuencia, la cual es 0101, asignar a los FF A,B;
utilizar FF JK.

utilizar FF JK.

utilizar FF JK.

Reducción de estados
Ejemplo de reducción de estado.
X=0 X=1
a a/0 b/0
b c/0 d/0
c a/0 d/0
d e/0 c/1
e a/0 b/0
Tabla de estado.
a=e, son estados equivalentes; ya que tienen exactamente igual el estado

siguiente tanto para X=0 y X=1 así como sus salidas.
La tabla de estados reducida, se elimina el estado ‘e’; y donde se encuentre
‘e’ en el estado siguiente tanto para X=0 y X=1 se intercambia por ‘a’.

X=0 X=1
a a/0 b/0
b c/0 d/0
c a/0 d/0
d a/0 c/1 a sustituye a ‘e’
Tabla de estados reducida.
También son estados equivalentes:

b) Cuando 2 estados se contienen así mismo.
c)Cuando 2 estados contienen a estados, que son equivalentes.
d)Cuando un par de estados contienen a un segundo par de estados y el
segundo par de estados, contienen al primer par de estados.
Para reducir tabla de estados haremos uso de la tabla de implicación, la cual

constara del numero de estados de la tabla menos uno; para el numero de
renglones y columnas
Si 2 estados tienen diferente 1 o las 2 salidas diferentes, no pueden ser
equivalentes.
Si ocurre que No pueden ser equivalentes, dentro del casillero se marca con
‘X’.
Si 2 estados tienen exactamente las mismas salidas, son candidatos a
estados equivalentes(no garantizado) y se pone dentro del casillero los
estados siguientes de la siguiente forma estado-estado para X=0 y estado-
estado para X=1. Si se diera es caso que estado-estado(ejemplo a-a se omite).
Si son estados equivalentes por tener los mismos estados siguientes con
exactamente las mismas salidas, se coloca una palomita dentro del casillero;
la cual indica estados equivalentes.

Ya que hayamos llenado por 1ra vez toda la tabla, se checan los casilleros que
contienen estados; con las intersecciones de los estados en la tabla de
implicación. Si contiene X la intersección de estados no pueden ser
equivalentes y se tachan.
Ejemplo 1: reducir la tabla de estados, asignar a los flip-flops y1, y0; utilizar
flip-flops ‘D’. Realizar a los estados asignación GRAY.
Nota:los Flip-flops tipo D son registros de corrimiento el dato que ingresa en
la entrada, sale del flip-flop después del pulso de reloj, por tanto las entradas
de los flip-flops es exactamente las salidas. De la tabla de estados reducida, se
toma la parte del estado siguiente(tanto para X=0 y X=1) como los
minitérminos de las entradas de los flip-flops.
X=0 X=1
a d/0 a/0
b e/0 a/0
c g/0 f/1
d a/1 d/0
e a/1 d/0
f c/0 b/0
g a/1 e/0
Tabla de estados.

Tabla de implicación.
a=b; d=e, d=g, e=g por tanto d=e=g.
(ab) c (deg) f
dejamos el estado ‘a’ y eliminamos el estado ‘b’
dejamos el estado ‘d’ y eliminamos los estados ‘eg’
X=0 X=1
00 a d/0 a/0
01 c d/0 f/1 Nota: d sustituye al estado ‘g’
11 d a/1 d/0 de la tabla original.
10 f c/0 a/0 Nota: a sustituye al estado ‘b’
Tabla reducida de la tabla original.

Realizamos a la tabla reducida asignación GRAY, y asignación de los flip-flops
y1y0
X=0 X=1
y1y0 y1y0 y1y0
00 11/0 00/0
01 11/0 10/1
11 00/1 11/0
10 01/0 00/0
Los enlaces los podemos realizar en la misma tabla de estados :
Observando el siguiente estado de la tabla, los minitérminos son:
𝐷𝑦1 = ∑(0,1,5,7)
𝐷𝑦0 = ∑(0,1,2,7)
𝑍 = ∑(3,5)
Las expresiones de entrada de los flip-flops y salida son de acuerdo a los
enlaces en la tabla:
𝐷𝑦1 = 𝑋̅ ̅𝑦1
̅̅̅ + 𝑋 𝑦0
𝐷𝑦0 = 𝑋̅ ̅𝑦0
̅̅̅+𝑋̅ ̅𝑦1
̅̅̅ + 𝑋 𝑦1 𝑦0
𝑍 = 𝑋̅ 𝑦1 𝑦0 + 𝑋 ̅𝑦1
̅̅̅ 𝑦0
El diagrama del circuito es:

Ejemplo 2: reducir la tabla de estados, hacer asignación GRAY a los estados;
asignar a los flipo-flops y1 y0. Utiliza flip-flops tipo ‘D’.
X=0 X=1
a e/0 b/0
b f/0 c/0
c d/0 h/0
d g/0 b/1
e a/0 b/0
f f/0 b/0
g a/0 c/0
h d/0 c/0
Tabla de estados
Realizamos la tabla de implicación.

Checamos los casilleros que No tienen tache ni palomita en la tabla de
implicación.
a=e a=f e=f; b=g; c=h

(aef) (bg) (ch) d
Eliminamos los estados ‘ef’ y dejamos ‘a’.
Eliminamos el estado ‘g’ y dejamos ‘b’.
Eliminamos el estado ‘h’ y dejamos ‘c’.
La tabla de estado reducida es:

X=0 X=1
00 a a/0 b/0 a sustituye ‘e’

01 b a/0 c/0 a sustituye ‘f’
11 c d/0 c/0 c sustituye ‘h’
10 d b/0 b/1 b sustituye ‘g’

Realizando asignación GRAY y a los flip-flops y1y0.
X=0 X=1
y1y0 y1y0 y1y0
00 00/0 01/0
01 00/0 11/0
11 10/0 11/0
10 01/0 01/1
Los minitérminos son:
𝐷𝑦1 = ∑(3,5,7)
𝐷𝑦0 = ∑(2,4,5,6,7)
𝑍 = ∑(6)
Realizando los enlaces en la misma tabla:
Las expresiones de entrada de los flip-flops y salida son de acuerdo a los

enlaces en la tabla:
𝐷𝑦1 = 𝑦1 𝑦0 + 𝑋 𝑦0
̅̅̅̅
𝐷𝑦0 = 𝑋 + 𝑦1 𝑦0
𝑍 = 𝑋 𝑦1 ̅𝑦0
̅̅̅

El circuito correspondiente es:

Ejemplo 3: Reducir la tabla de estados, hacer asignación GRAY a los estados;
asignar y1 y0 a los flip-flops. Utilizar flip-flops tipo ‘D’.
X=0 X=1
a a/0 e/1
b e/1 c/0
c a/1 d/1
d f/0 g/1
e b/1 c/0
f f/0 e/1
g a/1 d/1
tabla de estados
tabla de implicación.
a=f b=e c=g;

(af) (be) (cg) d ;se elimina f,e,g.

Tabla de estados reducida.
X=0 X=1
00 a a/0 b/1 b por e
01 b b/1 c/0 b por e
11 c a/1 d/1
10 d a/0 c/1 a por f; c por g
Asignación Gray y flip-flops y1y0.
X=0 X=1
y1y0 y1y0 y1y0
00 00/0 01/1
01 01/1 11/0
11 00/1 10/1
10 00/0 11/1
Los minitérminos de las entradas son los mismos que el siguiente estado de la
tabla:
𝐷𝑦1 = ∑(5,6,7)
𝐷𝑦0 = ∑(1,4,5,6)
𝑍 = ∑(1,3,4,6,7)

Realizando los enlaces en la misma tabla:
Las expresiones de entrada de los flip-flops y salida son de acuerdo

a los enlaces de la tabla:
𝐷𝑦1 = 𝑋 𝑦0 + 𝑋 𝑦1
𝐷𝑦0 = 𝑋 ̅𝑦0
̅̅̅ + ̅𝑦1
̅̅̅ 𝑦0
𝑍 = 𝑋 ̅𝑦0
̅̅̅ + 𝑋̅ 𝑦0 + 𝑦1 𝑦0

El circuito correspondiente es:
Este circuito corresponde a una maquina Mealy.

Maquinas Mealy y Moore.
Maquina Moore.

Análisis de circuitos secuenciales.
Para analizar un circuito secuencial se procede como sigue:
1.-Se obtienen las entradas de los FF y la salida(Z) del circuito a partir del
circuito eléctrico.
2.-Se utiliza la ecuación del siguiente estado del FF, en la cual se sustituyen las
entradas y se simplifica la ecuación para cada FF.
𝑄 (𝑡 + 1) = 𝐽𝑄̅ + 𝐾
̅𝑄 ecuación del siguiente estado para FF JK donde
‘𝑄’ es el FF.
3.-Armamos la tabla de estados asignando en código gray los 4 estados, los
estados siguientes se obtienen con la ecuación del siguiente estado para cada
FF; haciendo uso de los de los datos del estado actual y la entrada en las
ecuaciones del siguiente estado.
Ejemplo: Analizar el siguiente circuito secuencial.
𝐽𝐴 = 𝑋𝐵 𝐾𝐴 = 𝑋 + 𝐵̅ 𝐽𝐵 = 𝐴̅ 𝑋̅ 𝐾𝐵 = 𝑋̅ + 𝐴
𝑍 = 𝑋𝐴𝐵̅
Analizar el siguiente circuito secuencial:
𝐽𝐴 = 𝑋̅𝐵 𝐾𝐴 = 𝑋̅ + 𝐵̅ 𝐽𝐵 = 𝐴̅ 𝑋̅ 𝐾𝐵 = 𝑋 + 𝐴
𝑍 = 𝑋̅𝐴𝐵̅
Modelos Mealy y Moore.
Los circuitos secuenciales analizados anteriormente corresponden al

modelo Mealy.
Un circuito secuencial Moore es el siguiente:
Memoria.

Memoria de acceso aleatorio

Operaciones de lectura escritura

Tenemos el código hexadecimal, codificado con 4 bits binarios y su respectivo decimal:
Decimal Binario hexadecimal
0 0000 0
1 0001 1
2 0010 2
3 0011 3
4 0100 4
5 0101 5
6 0110 6
7 0111 7
8 1000 8
9 1001 9
10 1010 A
11 1011 B
12 1100 C
13 1101 D
14 1110 E
15 1111 F
Conversión de un #binario a hexadecimal.

El # binario se agrupa de extrema derecha en grupo de 4 bits, hacia la izquierda. Cada grupo
de 4 bits tendrán su respectivo hexadecimal.
Ejemplo: 1111 1010 1110 0000b=FAE0h
1 0111 1000 1111b=178Fh
Para la conversión de un hexadecimal a binario, cada # hexadecimal se pasa a su respectivo

binario.

Como pasar un #binario a decimal.
Considerando que la base en binario=2, la posición de menor peso en binario que esta a la
extrema derecha b0=1, b1=2, b2=4, b3=8, b4=16, b5=32, b6=64, b7=128, b8=256, b9=512,
b10=1024 y así sucesivamente. Se considera el respectivo valor si el bit=1, si el bit=0, no se
considera su valor del bit.
Ejemplo: 11001100=128+64+0+0+8+4+0+0=204d
100000011=256+0+0+0+0+0+0+2+1=259d
11111111111=1024+512+256+128+64+32+16+8+4+2+1= 2047d
Decimal a binario.
Al ser base binario, dividimos el decimal entre 2; ponemos la parte entera del resultado del
lado izquierda de la vertical y del lado derecho de la línea el residuo. Hasta llegar a 0.
Ejemplo: obtener el binario de 250.
250 0 bit de menor peso

125 1
62 0
31 1
15 1
7 1
3 1
1 1 bit de mayor peso
0
250=11111010

Ejemplo: obtener el binario de 500
500 0 bit de menor peso
250 0
125 1
62 0
31 1
15 1
7 1
3 1
1 1 bit de mayor peso
0
500=111110100
Decimal a hexadecimal.
Al ser base hexadecimal, dividimos el decimal entre 16, del lado izquierdo ponemos el
resultado entero de la división de la vertical y del lado izquierdo el residuo. Hasta llegar a 0
y asignamos los correspondientes hexadecimales.
ejemplo: obtener el hexadecimal de 2047
2047 15 =F menor peso
127 15 =F
7 7 mayor peso
0
2047=7FF

Ejemplo: obtener el hexadecimal de 50000
50000 0 menor peso
3125 5
195 3
12 12=C mayor peso
0
50000=C350
Hexadecimal a decimal
Al ser hexadecimal el # de menor peso=160 =1, el siguiente a la izquierda=161 =16, el
siguiente 162 =256, el siguiente 163 =4096, el siguiente 164 =65536 y así sucesivamente.
Ejemplo: obtener el decimal de C350
0X1= 0
5X16= 80
3X256=768
C(12)X4096=49152
----------------------------------
50000

Memoria 28c16
Ejemplo 1, encontrar el mapa de memoria de la 2816.
A10 A9 A8 A7 A6 A5 A4 A3 A2 A1 A0 Adress
0 0 0 0 0 0 0 0 0 0 0 000h 0
:
1 1 1 1 1 1 1 1 1 1 1 7FFh 2047
Capacidad de almacenamiento de una memoria en función de sus líneas de Adress:
2#𝑙𝑖𝑛𝑒𝑎𝑠 𝑑𝑒 𝐴𝑑𝑟𝑒𝑠𝑠
Para la memoria 2816 su capacidad de almacenamiento: 211 =2048=2k; Nota 1024=k
Y su ultimo registro de almacenamiento es: 211 − 1=2047=7FFh

Codificación de letras y #, para display de cátodo común.

Tabla de estados de un contador reiniciable, que genera los conteos de 0000 a 1111:
ABCD ABCD TA TB TC TD
0 0000 0001 0 0 0 1
1 0001 0010 0 0 1 1
2 0010 0011 0 0 0 1
3 0011 0100 0 1 1 1
4 0100 0101 0 0 0 1
5 0101 0110 0 0 1 1
6 0110 0111 0 0 0 1
7 0111 1000 1 1 1 1
8 1000 1001 0 0 0 1
9 1001 1010 0 0 1 1
10 1010 1011 0 0 0 1
11 1011 1100 0 1 1 1
12 1100 1101 0 0 0 1
13 1101 1110 0 0 1 1
14 1110 1111 0 0 0 1
15 1111 0000 1 1 1 1
TA=∑(7,15)=BCD
TB=∑(3,7,11,15)=CD
TC=∑(1,3,5,7,9,11,13,15)=D
TD=∑(0-15)=1

Diagrama de un contador de 0000 a 1111 reiniciable.

74193 contador binario de 4 bits.
Q3, Q2, Q1, Q0 conteo binario.

CPU entrada de reloj para conteo ascendente.
MR=Vcc

Examen 3er parcial 5CV16.
1.-Diseñar un contador código AIKEN, con la secuencia 0,1,5,2,6,3,7,4,9,8. Reiniciable,
utilizar FF tipo “T” (no es necesario el diagrama eléctrico.); asigne a los Flip-Flops: A, B, C, D
3ptos.
2.-Diseñar un detector de secuencia, la cual es 0110 utilizar FF tipo “JK”; asigne a los Flip-
Flops: A, B 3ptos.
3.-Una memoria tiene 15 líneas de Adress, ¿qué capacidad tiene y cuál es su ultimo registro?
1pto.
4.-Analizar el siguiente circuito secuencial. 3ptos.
pág. 1 Profesor: Isidro Melchor Osorio

Enonu a1snc te/nonde2 SCVIS
EABmon Tertov Paurol Civtut tos digitoJes 01 R/a01)
Dienav un Conlodor (o dtgo AkEN, con la setvencl O,1,S

2 6 3,7 H9, 3 heintita ble bse PF Tipo
estondo
BGD Presente S19u1tAR
ABCD ABC D T Te Tc Tp
(4G 7, 3,9,
Ta-E(2,12131D
T8 (,S,2 12,3, 13) 16,1)
t ( S 2,12,,3,4)
TDE 2(05,12,3 10, 1S
CD AB
CD
ABD4 AC AD
B AD4 D+ BC
C-BD+BCtAC DEODAD +BD
20isei Un defector de Se wentia, la (ual P O{{O
tipoRst9 ne a lo lip
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Sistema numérico binario de 4 bits (b3 b2 b1 b0)

Para el curso de circuitos secuenciales utilizaremos tablas de estados de 4 bits.

Recordando el sistema binario, el bit de menor(b0) =20 =1.

El bit b2=22 =4.

El bit b3=23 =8.

El bit b5=25 =32 y así sucesivamente.

1 Profesor: Isidro Melchor Osorio

3 0 0 1 1 ;si sumas 2(b1)+1(b0)=3

2 Profesor: Isidro Melchor Osorio

La salida de una operación AND es 1, cuando todas las entradas sean 1.

Entradas Salida Entradas Salida

1 Profesor Isidro Melchor Osorio

La salida de una operación OR es igual a 0 cuando todas las entradas sean 0.

Entradas Salidas Entradas Salida

2 Profesor Isidro Melchor Osorio

Además las anteriores operaciones lógicas pueden tener 2 o mas entradas.

3 Profesor Isidro Melchor Osorio

Para la operación lógica OR-EXCLISIVA, vamos a ver su tabla solamente de 2 entradas; la

4 Profesor Isidro Melchor Osorio

Tabla de verdad de 2 entradas, de la operación lógica NOR-EXCLUSIVA.

5 Profesor Isidro Melchor Osorio

6 Profesor Isidro Melchor Osorio

Un minitérmino aparte de representarse como una operación AND, también se pueden

pág. 1 Profesor Isidro Melchor Osorio

El algebra de booleana, como cualquier sistema deductivo se define como un conjunto de

Axiomas del algebra booleana.

3(a) La estructura es conmutativa con respecto a +; es decir, X+Y=Y+X.

El axioma 4b, es muy diferente al algebra convencional. Procederemos a realizar su

pág. 1 Profe Isidro Melchor Osorio

Observando la columna de la salida X+(YZ) y la columna de la salida (X+Y)(X+Z), observamos

pág. 2 Profe Isidro Melchor Osorio

T3 involución(este posee solamente uno) X =X

T4a asociativa X+(Y+Z)=(X+Y)+Z

T5a De Morgan (X+Y) = X Y

T6a absorción X+XY=X

La demostración de los teoremas es por medio de los axiomas. Si tienen curiosidad lo

pág. 3 Profe Isidro Melchor Osorio

#conteos= 2#𝑣𝑎𝑟𝑖𝑎𝑏𝑙𝑒𝑠 ; por ejemplo, si tenemos 4 variables #conteos= 24 =16.

Una tabla de verdad es una interpretación de un problema planteado y corresponde a las

1 Profe Isidro Melchor Osorio

Valor BCD de Entradas Salida

La anterior tabla interpreta el problema planteado y su solución(F); el siguiente paso será

2 Profe Isidro Melchor Osorio

La utilización de los mapas de Karnough es esencial, para la minimización de los circuitos

Minimización en un mapa, es el menor numero de enlaces y cada enlace debe contener el

Empezamos con los de 3 variables, el mapa es el siguiente:

Tiene 8 casilleros, en cada casillero tiene marcado la ubicación de los 8 minitérminos (0 a

Son 2 casilleros adyacentes:

3 Profe Isidro Melchor Osorio

Son adyacentes 4 casilleros:

0,1,2,3; 0,1,4,5; 0,4,2,6.

Cuando obtengamos los minitérminos minimizados, la raya indica variable presente, la

Resolvamos el ejemplo anteriormente propuesto, el de la bóveda.

El símbolo ∑ denota minitérminos.

4 Profe Isidro Melchor Osorio

BC es la agrupación de m3(minitérmino 3) y m7(minitérmino 7); ya que abarca las 2

AC es la agrupación de m5 y m7; ya que abarca la columna A con raya, los 2 renglones de C

Veamos otro ejemplo:

𝑍 de la agrupación de m0, m2, m4, m6.

𝑋 𝑌 de la agrupación de m0, m1.

6 Profe Isidro Melchor Osorio

7 Profe Isidro Melchor Osorio

Es lo mismo para los maxitérminos por ejemplo: 𝐴 + 𝐵 + 𝐶 + 𝐷 ; 𝐴 + 𝐵 + 𝐶 + 𝐷 ; solo