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Curso 2011/2012
Bibliografía
• Dado que sólo una instrucción puede estar en la etapa MEM o en la etapa
WB, no se puede terminar más de una instrucción por ciclo.
• Lo que se conseguiría con la utilización de varios cauces es reducir los
ciclos que se pierden.
• Se podría conseguir mejores prestaciones si se pudieran tener varias
instrucciones en las distintas etapas (IF, ID, MEM y WB). Esta es la idea
del procesamiento superescalar.
SPARC64
Microprocesador R8000 R10000 RM7000 SuperS SuperSII HyperS SPARC64 UltraS III
III
Año 1994 1995 1997 1991 1995 1995 1995 1997 1997
Superescalar
4 4 2 3 3 2 4 4 4
(emisión)
P P P
Interrupciones P/I P (Hist.) P P/I P/I P/I
(Check) (Check) (Check)
Dinam. Dinam.
Dinam. Dinam. Retard. Retard. Retard. Dinam.
Saltos (Predicción) Retard. (BTAC) (BTAC)
(BTAC) (BTH) Cod. Cnd Cod. Cnd Cod. Cnd (BTH)
(BTH) (BTH)
Segmentación
5 5 5 4 4 5 4 4 9
(Etapas)
PA7300
Microprocesador PA8000 PA8500 21064 21164 21264 601 604 620
LC
Año 1995 1996 1998 1992 1996 1998 1993 1994 1996
Frecuencia (MHz) 160 180 400 200 200 600 80 133 200
Superescalar
2 4 4 2 4 4 3 4 4
(emisión)
Segmentación
5 7 7 7 7 7/9 4 6 5
(Etapas)
6 uop (3 6 uop (3
Superescalar (emisión) 3 (x86) 3 uop
x86) x86)
Microarquitectura Microprocesador
Intel P6 Intel Pentium Pro
(cauce de 11 etapas; decodifica 6 uop/ciclo; Intel Pentium II/III
emite 3uop/ciclo; retira 3 uop/ciclo)
Intel Netburst Intel Pentium 4
(cauce de 22-24 etapas; decodifica 3 uop/ciclo Intel Xeon
con cache de traza; emite 3 uop/cilco; retira 3 Intel Pentium D
uop/ciclo) Intel Pentium Extreme Editions
Intel Mobile (Pentium M) Dual-core Intel Xeon
(cauce 12-14 etapas; decodifica como P6; Intel Core Solo
emite 5 uop/ciclo; retira 3 uop/ciclo) Intel Core Duo
Intel Core Intel Core 2
(cauce 14 etapas; decodifica 5 int/ciclo; emite 6 Intel Xeon serie 3000
uop/ciclo; retira 4 uop/ciclo……..) Intel Xeon serie 5100
http://www.intel.com/products/processor/index.htm?iid=home+hdr_nav2_processors
Registros
Emisión Ventana de Instrucciones, Decodificación
de la
(ISS) ROB, Buffer de Renombrado, … (ID)
Arquitectura
add
[1]
Emisión de [1] y [2] (tienen
sus operandos) mult
[2]
Las instrucciones que esperan alguno de sus operandos para ser emitidas deberían
recibir dichos operandos lo más rápidamente posible (una vez obtenidos): sub
[3]
Implementar aspectos del Paradigma de Flujo de Datos
ld f2, a
ld f6, -8(r1)
sd 0(r1), f4
sd -8(r1), f6
sub r2, r2, #16
bnez r2, loop
nop Etapas
trap #0 Existen varios sumadores IF OF EX M WB
ld f2, a
ld f6, -8(r1)
sd 0(r1), f4
sd -8(r1), f6
sub r2, r2, #16
bnez r2, loop
nop - Una unidad de carga y varias de almacenamiento Etapas
trap #0 - Tantas unidades de suma/producto como haga falta IF ID ISS EX WB
ld f2, a
ld f6, -8(r1)
sd 0(r1), f4
sd -8(r1), f6
sub r2, r2, #16
bnez r2, loop
nop - Una unidad de carga y varias de almacenamiento Etapas
trap #0 - Tantas unidades de suma/producto como haga falta IF ID ISS EX WB
ld f2, a
sd 0(r1), f4
sd -8(r1), f6
sub r2, r2, #16
bnez r2, loop
nop - Una unidad de carga y varias de almacenamiento Etapas
trap #0 - Tantas unidades de suma/producto como haga falta IF ID ISS EX WB
ld f2, a
ld f6, -8(r1)
sd 0(r1), f4
sd -8(r1), f6
sub r2, r2, #16
bnez r2, loop
nop - Una unidad de carga y varias de almacenamiento Etapas
trap #0 - Tantas unidades de suma/producto como haga falta IF ID ISS EX WB
• Páginas Web:
– Journal of Instruction Level Parallelism http://www.jilp.org
(Primera revista con artículos de investigación en ILP en Internet).
• Libros:
– Stallings, W.: Organización y Arquitectura de Computadores . 5ª Edición,
Prentice Hall, 2000. (Capítulo 13: Paralelismo a Nivel de Instrucciones y
Procesadores Superescalares).
– Johnson, M.: Superscalar Microprocessor Design . Englewood Cliffs, Prentice
Hall, 1991.
• Artículos de Revistas:
– Agerwala, T.; Cocke, J.: High Performance Reduced Instruction Set
Processors . IBM Tech. Report, Marzo, 1987. (Descripción del Proyecto
America y de la generación del término Superescalar).
– Wall, D.W.: Limits of instruction-level parallelism . Rsearch Rep. 93/6, DEC.
Noviembre, 1993.