PENGENALAN DESAIN MENGGUNAKAN FPGA / MODUL II

Praktikan: Nicholas Melky S Sianipar (13206010)

Asisten: R M Rizky
Waktu Percobaan: 19 September 2008
EL2195 – Sistem Digital
Laboratorium Dasar Teknik Elektro
Sekolah Teknik Elektro dan Informatika – ITB

Abstrak

Pada praktikum ini praktikan mencoba merancang desain rangkaian digital dengan
menggunakan pendekatan skematik (menyusun gambar gate dan pin) maupun dengan
bahasa VHDL.Setelah perancangan dibuat, rangkaian dapat disimulasi dan dilihat
hasilnya. Apabila hasil simulasi yang didapatkan sudah sesuai, rancangan didownload ke
FPGA dan dapat dicoba kebenaran fungsinya dengan memberi inputnya pada flex switch
maupun button. Perancangan yang dilakukan dalam praktikum ini adalah perancangan
Full Adder dan 4-Bit Adder.

1 Pendahuluan

Pada praktikum ini praktikan akan mencoba merancang rangkaian digital pada software
Altera Quartus II 6.0. Untuk mendesain rangkaian dan mencobanya pada FPGA praktikan
harus mengetahui prosedur percobaan. Urutan prosedur percobaan adalah : Membuat
project baru, Memilih dan menempatkan komponen, net, dan pin I/O atau Memasukan
desain VHDL, Menetapkan pin pada kaki FPGA, Membuat Netlist untuk simulasi,
Membuat waveform masukan, hingga mengimplementasikan desain ke Board FPGA.
FPGA yang digunakan pada praktikum ini adalah FPGA EPF10K70RC240-4.

2 Dasar Teori

Keunggulan FULL‐ADDER bila dibandingkan dengan HALF‐ADDER adalah

kemampuan‐nya menampung dan menjumlahkan bit CARRY‐in (Cin) yang berasal dari
CARRY‐out (Cout) dari tahapan sebelumnya. Oleh karenanya fungsi FULL ADDER itu
sendiri adalah menjumlahkan ke‐tiga bit input yaitu bit A, bit B dan Cin untuk
menghasilkan dua bit output yaitu S dan Cout.

Gambar 2-1 Rangkaian Full Adder

Dengan menginterprestasikan fungsi dan melihat format operasi rangkaian FULL ADDER,
tabel kebenaran dapat disusun untuk setiap kemungkinan kombinasi ketiga bit input.

Untuk penjumlahan dengan jumlah bit yang lebih banyak, dapat dilakukan dengan
menambahkan rangkaian HALF ADDER, sesuai dengan jumlah bit input. Terdapat
beberapa
jenis rangkaian FULL ADDER, yaitu PARALLEL ADDER, LOOK AHEAD CARRY
ADDER, dan CARRY SAVE ADDER dimana masing‐masing memiliki kelebihan dan
kekurangannya.

3 Metodologi
Secara umum alur perancangan rangkaian digital dengan menggunakan FPGA dari
ALTERA dapat digambarkan seperti flowchart pada gambar dibawah ini:

Gambar 3-2 Flowchart umum proses perancangan

Gambar 3-2 Setting Device FPGA yang digunakan Gambar 3-3 Proses Kompilasi rangkaian

Gambar 3-4 Menentukan Koneksi Pin

 Gambar 3-5 Rangkaian Skematik Percobaan 2A

Gambar 3-6 Teks VHDL Percobaan 2B

Gambar 3-7 Rangkaian Skematik Adder 4-Bit Percobaan 2C

 Gambar 3-8 Teks VHDL Percobaan 2D

4 Hasil dan Analisis

Data hasil percobaan didapatkan sebagai berikut :

Gambar 4-1. Hasil Simulasi Percobaan 2A

Tabel 4-2. Truth Table dengan variasi input Tabel 4-3. Posisi kaki LED seven segmen
Flex Switch

(Display Input) (Display Output)

7-Segmen 1 7-Segmen 2
a g d a g
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
 0LED mati 1LED nyala
Switch dan LED di tabel 4-2 bersifat active low. Ketika switch terbuka berlogika 1 dan
tertutup berlogika 0, sedangkan LED akan menyala ketika mendapat input logika 0 dan
mati ketika mendapat logika 1. Dari data pada percobaan 2A, didapatkan bahwa hasil
simulasi dan verifikasi input pada FPGA sesuai dengan rancangan FULL ADDER yang
diprogram dan telah bekerja dengan baik.

Gambar 4-4. Hasil Simulasi Percobaan 2B

Tabel 4-5. Truth Table Percobaan 2B

INPUT OUTPUT
Switch -1 Switch -2 Switch -3 LED - a LED – g
(A) (B) (Cin) (Sum) (Cout)
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
0Switch tertutup 1Switch terbuka 0LED mati 1LED nyala
Dari data pada percobaan 2B, didapatkan bahwa hasil simulasi dan verifikasi input pada
FPGA sesuai penggambaran hardware dengan VHDL untuk rancangan FULL ADDER dan
telah bekerja dengan baik.
Gambar 4-6. Hasil Simulasi Percobaan 2C

Tabel 4-7. Contoh Pengimplementasian (Input Sembarang)

INPUT OUTPUT
A0 A1 A2 A3 B B B2 B3 C0 S0 S1 S2 S3 Cout
0 1
0 0 0 1 0 0 1 1 1 1 0 1 0 1
1 0 1 0 0 0 0 1 1 0 1 1 1 0
Dari data pada percobaan 2C, didapatkan bahwa variasi input mengimplementasikan
fungsi berikut :
Co 1 1
A3 A2 A1 A0 1 0 0 0 0 1 0 1
B3 B2 B1 B0 1 1 0 0 1 0 0 0
S3 S2 S1 S0 0 1 0 1 1 1 1 0
hasil simulasi dan verifikasi input pada FPGA sesuai dengan rancangan ADDER 4 BIT
yang diprogram dan telah bekerja dengan baik.

Gambar 4-8. Hasil Simulasi Percobaan 2D

Tabel 4-7. Contoh Pengimplementasian (Input Sembarang)

INPUT OUTPUT
A0 B C0 A1 B A2 B2 A3 B3 S0 S1 S2 S3 Cout
0 1
0 1 1 0 1 0 0 1 1 0 0 1 0 1
1 0 0 0 0 1 0 0 0 1 0 1 0 0

Dari data pada percobaan 2C, didapatkan bahwa variasi input mengimplementasikan
fungsi berikut :
Co 1 0
A3 A2 A1 A0 1 0 0 0 0 1 0 1
B3 B2 B1 B0 1 0 1 1 0 0 0 0
S3 S2 S1 S0 0 1 0 0 0 1 0 1

hasil simulasi dan verifikasi input pada FPGA sesuai penggambaran hardware dengan
VHDL untuk rancangan ADDER 4 BIT dan telah bekerja dengan baik.

5 Kesimpulan

Peracangan rangakaian digital dapat dilakukan dengan pendekatan skematik maupun

VHDL. Hasil perancangan dapat diimplementasikan pada Board FPGA dengan menset
input ke DIP switch atau Flex Button sesuai dengan yang diinginkan. Setelah program
didownload, program yang dijalankan dapat diverifikasi kebenarannya.
6 Daftar Pustaka

[1] Frank Vahid, Digital Design, Hal. 165-170, John Wiley & Sons Inc., California,
2007

[2] Z. Vranesic, Fundamentals of Digital Logic, Hal. 271-278, McGraw-Hill, New York,
2005