PRIMERA ACTIVIDAD EVALUABLE Asignatura: FUNDAMENTOS de SISTEMAS DIGITALES Titulo de ta Actividad: Diseito, Implementacién, Simulacién y Validacién de un Circuito en Logica Combinacional Datos personales. Cédigo de la actividad que le ha correspondido realizar: A-E-1_036.doc Enunciado. Enunciado A-E-1_036.doc Disponemos de una palabra de 4 bits (P3, P2, P1 y PO) y de una sefal adicional, x, con las que queremos controlar e! funcionamiento de una Unidad Antmetico Légica, pero la programacion de la ALU no depende directamente de estas sefiales sino de le parided o no de la palabra junto con el valor ‘0" 0 “1” de la variable x. Asi, el criterio para controlar las operaciones que realiza la ALU sobre las 2 palabras de 4 bits [A(A3, A2, A1, AO) y 8(B3, B2, B1, BO)) es el siguiente: a) Silapalabra es pary x=1, la ALU hace la operacin aritmética sin acarreo A PLUS AB b) Silapalabra es par y x=0, la ALU hace la operacién logica A @ ©) Sila palabra es impar y x=1, la ALU hace la operacion aritmética con arrastre A PLUS AB PLUS 1 d) Sila palabra es imper y x=0 entonces la ALU debe ponerse 4 0. Disefie el circuito del codificador y tiselo para controlar las operaciones de la ALU que se han especificado.SOLUCION: Lo primero que debemos hacer para disediar el circuito, es centramos en la tabla de verdad de la ALU $N74181 que es la que emplearemos para realizar el ejercicio, dicha tabla es la mostrada a continuacion: DATO ACTIVOEN ALTA M=L_ Operadones Aritméticas c=H G =k (sin acarreo ) (con acarreo ) FoA Fea PLUS FoA+B F= ae HPwst Foa+d F=(a+B)Pwsi F=(@+sypwus 48 | F=(4+a)PLUS AB PLUS F= MINUS B MINUS 1 | F=4 MINUS & F= 45 MINUS 1 =45 FA PLUS AB PLUS 4# PLUS 1 F=(4+B)pwusas | F=(4+8) PLUS a PLUSI pa4s | P=a4B MINUS 1 P=4B F=1 F=A PLUS 4 F=a PLUS 4 PLUS 1 paa+B | F=@+appuus a | p=(a+e) PLUS 4 PLUS 1 Foave | F=(a+B)PwusA | F=(4+5)PLUS A PLUSL Poa Poa MINUS 1 Poa ‘Una vez que tenemos la tabla de la ALU, debemos determinar cada una de Las salidas que queremos implementar en el circuito generador de seales, en la siguiente tabla podemos ver cuales son las configuraciones de cada seital segtin la palabra de entrada y la seftal X y que fincién se activaria en la ALU para cada una de ellas, para ello debemos tener en cuenta el circuito que nos produce la generacién de paridad para los 4 bits de entrada ademas del valor de la seftal X.A continuacién podemos ver Ia tabla de verdad del cireuito generador de paridad. Se puede observar que el generador produce como salida un 0 si el numero de bits de la palabra que estan a 1 es par. Podemos tratar de reducir la funeidn de salida mediante la siguiente tabla de karnaugh Peo FOX, oo OL 11 10 Pero como se puede observar la funcién de salida es irreducible, siendo esta igual ala funcion OR EXCLUSIVE de cada uno de los bits de entrada, Z=P3 @P2 @P1I@ PO Dicha fineién puede ser implementada mediante tres puertas OR EXCLUSIVE, una de ellas realizara la operacién Iégica OR EXCUSIVE de los dos bits de menos peso, otra realizara la misma operacion con los dos bits de mayor peso y una tereera realizara la operacién OR EXCLUSIVE de los resultados obtenidos, el circuito seria el mostrado en Ja figura,P3 B P2 P41 Al PO Cuyo cronograma es el siguiente: Para la realizacién del cronograma se han empleado cuatro relojes con los siguientes valores de setial PO: ONTIME = 1 us, OFFTIME = 1 us Pl: ONTIME =2 us, OFFTIME =2 us P2: ONTIME =4 us, OFFTIME = 4 us. P3: ONTIME = 8 us, OFFTIME = 8 us Estos valores han sido establecidos para poder observar todas las posibles configuraciones de entrada. ‘Una vez que tenemos definidas todas las salidas del generador de paridad para cada configuracion de entrada, debemos realizar la tabla de verdad del circuito generador de seitales, en a figura se muestra la tabla de verdad completa(DD pry 128 (Pcp ges BBY (EI tt pry 1-1 (root tiacne A) [Ea te 4-1 etn mt oe one APU ALY (EI) tary #8 recon) ‘Como se puede observar, cuando M esta a nivel alto, da igual cual sea el valor de Gn ya que la ALU realizara una fimeién légica. Simplemente observando la tabla de verdad, podemos determinar que el valor que debe tomar la seftal M tan solo depende del valor que tome la seftal X, siendo este igual a M=X Por la seneillez de las seftales que se deben implementar, se pueden deducir a simple vista el resto de las sefiales que necesitamos. Observamios que la seital SO solo depende del valor de X, siendo este igual a so=X De la misma forma determinamos que ele valor de $1 es el siguiente SL=ZX El valor de $2 solo depende del valor de X siendo igual a S2=X Y el valor de $3 es igual a S3=ZX Una vez determinadas las salidas necesarias del circuito generador de sefiales, procedemos a su implementacién, quedindonos el siguiente circuito:El cronograma de este circuito es el siguiente La seital M coincide con $0. En cuanto a los valores empleados en las entradas, son los mismos que en el cirenito generador de paridad visto anteriommente y para la seiial de X (S2 en el cronograma) se han empleado las siguientes seitales: X: ONTIME = 6 us OFFTIME = 16 us.Estando definidas todas las seilales, ya podemos conectar el eircuito de control eon la ALU como se muestra en la siguiente figura. Para que el resultado sea mas facil de entender, los dos bits mas significativos de cada palabra se han puesto a 0, realizindose las operaciones con los dos bits menos significativos, por este motivo la sefial de salida Cn +4 siempre es 0, esta seftal la empleariamos si necesitamos conectar nuestro cireuito con otra ALU para realizar operaciones con palabras de mas de 4 bits.Las tablas de verdad de cada una de las diferentes funciones que hemos implementado son las siguientes APLUS AB A®BA PLUS AB PLUS 1 En cuanto a la tabla de verdad de puesta a 0 no se implementa, por ser demasiado trivial. El cronograma del circuito en funcionamiento es el siguiente:Para generar las seftales, se han empleado ademas de los valores citados anteriormente estos otros: AO: ONTIME = 125 us, OFFTIME = 125 us. Al: ONTIME = 250 ns, OFFTIME = 250 ns. BO: ONTIME = $00 ns, OFFTIME = $00 ns. Bl: ONTIME = 1000 ns, OFFTIME = 1000 us. Como se puede comprobar la tabla de verdad tedrica se comesponde con la tabla de verdad practica. Este documento se ve complementado con los siguientes archivos adjuntos Cireuito del generador de paridad ; generador de paridad.sch 1 2. Circuito generador de sefiales de control: generador de control.sch, 3. Circuito completo: circuito coneetado.sch