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Departamento de Electrónica Equipos Microprogramables

RELACIÓN
Tema 8: Circuitos Combinacionales.

Reflexión:
Sin dedicación y esfuerzo no hay talento que valga.

MULTIPLEXORES

1. Obtenga la expresión algebraica de la salida de un multiplexor 4:1. Haga su implementación interna mediante
puertas lógicas.

2. Construye un multiplexor 32:1 usando varios multiplexores de 8 entradas de datos (MUX 8:1).

3. Construye un multiplexor de 4 canales de 4 bits (MUX 16:1) usando multiplexores de 4 entradas de selección de 1
bit (MUX 4:1).

4. Implementa con un multiplexor las siguientes funciones lógicas:

a) F  A  B  C  A  B  C  A  B  C con MUX 4:1

b) F  A  B  C  A  B  C  A  B  C  A  B  C  A  B  C con MUX 8:1

5. Implementa la siguiente función lógica mediante un multiplexor de 8:1 con entradas y salidas activas a nivel alto:

F  A B C  AC

6. Implementa la siguiente función lógica mediante un multiplexor de 8:1 con entradas y salidas activas a nivel alto:

F  A B C  D  A D  AC

7. Implementa un circuito combinacional que permita multiplicar dos números enteros de dos bits representados en
complemento a 2 utilizando sólo un multiplexor.

DEMULTIPLEXORES
8. Se quiere diseñar un circuito que controle el acceso a una sala de conciertos que tiene en la entrada dos luces,
una verde y otra roja, de manera que en cada momento sólo está encendida una de las dos (la roja si la sala está
llena, la verde si todavía cabe gente). El circuito recibe como entrada una señal lleno que vale 1 cuando la sala
está llena y 0 cuando todavía no. Para encender la luz verde, se debe activar la señal verde, y para encender la
roja se tiene que activar la señal rojo. Implementa el circuito usando sólo un demultiplexor.

CODIFICADORES

9. Realiza la implementación interna de un codificador de 4 a 2 mediante puertas lógicas.

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DECODIFICADORES
10. Realiza la implementación interna de un decodificador de 2 a 4 mediante puertas lógicas.

11. Implementa la función F  A  B  C  A  C empleando un decodificador de 3 a 8 con salidas activas a nivel


alto.

12. Implementa la función F(A,B,C) = ∑(1,4,6,7) empleando un decodificador de 3 a 8 con salidas activas a nivel alto.

GENERADORES Y DETECTORES DE PARIDAD


13. Construya un generador de paridad par y el respectivo detector de paridad para 2 bits.

14. Construya un generador de paridad par y el respectivo detector de paridad para 8 bits.

CONVERTIDORES D/A Y A/D

15. Un convertidor D/A de 5 bits produce una tensión de salida de 2,5 V para la entrada digital 11001.

a) Calcula el factor de proporcionalidad entre la entrada digital y la salida analógica.


b) ¿Qué tensión de salida le corresponderá a la entrada digital correspondiente al fondo de escala?
c) Calcula la resolución del convertidor.

16. Un convertidor A/D de 4 bits posee una tensión de fondo de escala de 8 V. Calcula:

a) El número de códigos distintos que pueden aparecer en la salida.


b) Su resolución.
c) El código binario en la salida para una tensión de entrada de 6 V.

CIRCUITOS COMPARADORES
17. Realiza mediante puertas lógicas un comparador de dos números binarios A y B de 3 bits cada uno y que posea
las siguientes salidas: A<B, A>B y A=B.

18. Diseña un circuito comparador de dos números binarios A y B de 8 bits utilizando únicamente comparadores
74LS85 de 4 bits.

CIRCUITOS SUMADORES

19. Sobre los circuitos sumadores.


a) Diferencias entre semisumador y sumador completo.
b) Dibuja su símbolo lógico.
c) ¿Por qué es mejor el 2º circuito?

20. Diseña un circuito sumador para números binarios A y B de 3 bits descritos en código binario. Conéctalo según
el tipo “suma paralelo - acarreo serie”. ¿Cuál es el inconveniente de este tipo de conexión?

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21. Diseña un circuito sumador para números binarios A y B de 5 bits descritos en código binario con signo, de la
forma (Sa a3a2a1a0) y (Sb b3b2b1b0), donde S es el bit de signo (0 positivo, 1 negativo), y (a3-a0), (b3-b0) la
codificación binaria del módulo de los números. El circuito tiene que generar un número de 5 bits como resultado
(Sf f3f2f1f0) (f3-f0 bits de datos y Sf de signo), así como una señal de desbordamiento (Ov, overflow).

22. Realiza las siguientes sumas en el sistema binario, codificando previamente los sumandos, expresados en forma
decimal.
a) 15 + 23
b) 48 + 15
c) 216 + 43 + 16

23. Resta en binario mediante el convenio de complemento a 1, utilizando bit de signo.

a) 45 – 13
b) 23 – 48

24. Repita las operaciones del ejercicio anterior, operando mediante el convenio de complemento a 2.

25. Realiza las siguientes restas en binario:

a) 115 – 67 en complemento a 1.
b) 115 – 67 en complemento a 2.

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