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CIRCUITOS SECUENCIALES
I. OBJETIVO
Verificar experimentalmente la operación de los latchs.
Verificar experimentalmente la operación de los flip-flops.
Comprobar el funcionamiento de un registro de desplazamiento.
Una señal de reloj oscila entre estado alto o bajo, y gráficamente toma la forma de una onda
cuadrada. Los circuitos que utilizan la señal de reloj para la sincronización pueden activarse
en el flanco ascendente, flanco descendente o en ambos, por ejemplo, las memorias DDR
SDRAM son activadas en ambos flancos.
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La mayoría de los circuitos integrados complejos utilizan una señal de reloj para sincronizar
sus diferentes partes y contar los tiempos de propagación.
3.3 FLIP-FLOP
Los flip-flops son circuitos capaces de permanecer en uno de dos estados estables. Su
funcionamiento es similar al de un latch con gatillo.
Un pulso de entrada selecciona uno de los estados del flip-flop, el cual puede permanecer por
tiempo indefinido. El siguiente pulso de entrada lleva al flip-flop al estado opuesto, que
también es estable.
Los dos estados opuestos se consideran estables porque es necesario aplicar un pulso de
entrada para cambiar el nivel de la salida.
Por consiguiente, un flip-flop es un dispositivo biestable, similar en su operación a un circuito
multivibrador biestable. La abreviatura para el flip-flop es FF.
Los flip-flops son importantes en circuitos lógicos porque presentan características de
memoria.
Para cada pulso de entrada el circuito mantiene las condiciones de salida hasta la llegada del
siguiente pulso de entrada. Debe notarse que las compuertas lógicas no tienen esta capacidad
de memoria.
Flip-flop J-K
Este flip-flop J-K se considera como el FF universal. Su símbolo lógico se muestra en la
figura.
Tiene dos entradas para datos etiquetadas como J y K así como otra para el pulso de reloj
(CK). También tiene dos salidas: Q y Q’. La flecha (> ) en la entrada CK indica que es
disparado por flanco ascendente; el círculo señala que el disparo se hace con el flanco
descendente, lo cual significa que los datos se transfieren desde las entradas hasta la salida Q
cuando el pulso de reloj efectúa una transición desde ALTO hasta BAJO.
Modo de retención (hold). Este modo corresponde al estado de memoria. Los pulsos de
reloj en la entrada CK no tienen efecto alguno sobre las salidas.
Modo reinicializa (reset). La salida Q se lleva a 0 cuando J = 0, K=1 y el pulso de reloj
cambia de ALTO a BAJO.
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Flip-flop D
Este flip-flop sólo tiene una entrada para datos y otra para el pulso de reloj CK. Sin embargo,
tiene dos salida Q y Q’, como todos los flip-flops.
La cabeza de flecha (> ) que está inmediatamente después de la entrada de reloj en la figura ,
indica que el FF es disparado por flanco. En este caso, el flip-flop D es un FF disparado por
flanco ascendente, término que significa que el dato se transfiere desde la entrada D hasta la
salida Q cuando el pulso de reloj efectúa una transición desde el estado BAJO hasta el ALTO.
Se utiliza un pequeño círculo para indicar que el FF se dispara cuando la transición del pulso
de reloj se lleva a cabo en dirección opuesta; es decir, desde ALTO hasta BAJO.
Flip-flop T
En este caso, el flip-flop alterna si T=1 cuando el reloj hace una transición de alto a bajo y
conserva su estado actual si T=0 cuando el flip-flop está controlado por el reloj.
El circuito equivalente del flip-flop T con reloj, es sólo un flip-flop JK con entradas J=K=T, y
su entrada C es controlada por la señal del reloj. La ecuación característica del flip-flop T con
reloj se puede deducir de la ecuación del flip-flop JK, sustituyendo T por J y K de la manera
siguiente:
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Observar que las 4 entradas del registro 74194 (A, B, C, D) son las entradas de carga en
paralelo las 2 entradas siguientes introducen los datos en el registro en forma serie (o sea,
cada vez un bit), estas son: entrada serie de desplazamiento a la derecha (DCR). esta
introduce los bits por la posición A (QA) (es decir, el visualizador A ) de esta forma el
registro se ha desplazado hacia la derecha.
La entrada serie de desplazamiento a la izquierda (DCL) introduce los bits por la posición D
(QD) (es decir visualizador D) y así el registro se desplaza hacia la izquierda Las entradas del
reloj (CLK) dispara los 4 flip-flops durante las transición L a H (bajo a alto) del pulso de
reloj. Cuando la entrada de borrado (CLR) la activamos con un nivel BAJO automáticamente
ponemos todos los flip-flops a cero.
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Los controles de modo a través de una red de puertas le indican al registro que desplace a la
izquierda, a la derecha, que cargue en paralelo, o no haga nada (mantenimiento). Como todos
los CI’s TTL el 74194 tiene sus conexiones de alimentación +5V y GND, pero habitualmente
esta no se indican en el símbolo lógico.
V. CUESTIONARIO PREVIO
1. Cuáles son las semejanzas y diferencias entre un latch y un flip-flop.
2. Que es un circuito antirebote y como se construye.
3. Cuando aplicar los registros de desplazamiento. Explique dos aplicaciones en concreto.
4. Que es un circuito de reloj, cuales son sus características y como se construye un circuito de
reloj.
5. Que es un circuito divisor de frecuencia. Como se construye un divisor en base a flip-flops.
6. Obtenga el datasheet (lo más importante) de los circuitos integrados a utilizar.
VI. ACTIVIDADES
LATCHS.
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S R Q
3. Cambie el Latch del punto 1 con uno construido con puertas NAND.
4. Compruebe su funcionamiento y anótelo en una tabla.
S R Q
6. Reemplace las puertas NOR por puertas NAND y verifique el funcionamiento anotando
en una tabla.
7. Implemente el circuito antirebote del punto 2 del previo.
8. Compruebe su funcionamiento registrándolo en una tabla .
FLIP-FLOP.
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10. Aplique los niveles y pulsos de reloj necesarios (circuito antirebote) y anote sus
resultados en una tabla.
11. Cuál es la función del Set y del Reset
12. Grafique el Diagrama de Estados de dicho flip flop.
13. Armar el circuito para probar el flip flop tipo JK
14. En base a los flip flops tipo JK implemente un flip flop tipo T
15. Aplique los niveles y pulsos necesarios y anote sus resultados en una tabla.
16. Grafique el Diagrama de Estados de dicho flip flop.
17. Implemente el circuito divisor de frecuencia diseñado en el punto 5 del previo.
REGISTROS DE DESPLAZAMIENTO.
19. Con la señal CLEAR en nivel alto, aplique uno a uno los bits de entrada con su
respectivo flanco de reloj.
20. Aplique CLEAR (nivel bajo) y observe la salida.
21. Explique el funcionamiento del registro.
22. Implemente el registro de entrada paralela y salida paralela.
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23. Con la señal CLEAR en nivel alto, aplique uno a uno los bits de entrada (D, C, B y A).
24. Aplique uno a uno los respectivos flancos de reloj y observe la salida.
25. Aplique CLEAR (nivel bajo) y observe la salida.
26. Explique el funcionamiento del registro.
27. Con el CI 74194, configúrelo para que trabaje como registro de entrada serie y salida
serie desplazamiento derecha.
28. Dibuje el circuito armado.
29. Compruebe su funcionamiento, anotando en una tabla la evolución de las salidas.
30. Configure el registro universal par que trabaje que trabaje como registro de entrada serie
y salida serie desplazamiento izquierda.
31. Dibuje el circuito armado.
32. Compruebe su funcionamiento, anotando en una tabla la evolución de las salidas.
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33. Configure el registro universal par que trabaje que trabaje como registro de entrada
paralelo y salida paralela.
34. Dibuje el circuito armado.
35. Compruebe su funcionamiento, anotando en una tabla la evolución de las salidas.
VIII. CONCLUSIONES
Formule por lo menos cinco conclusiones referidas a los transductores desarrollados en la
práctica.
IX. BIBLIOGRAFÍA