Introducción a los Sistemas Lógicos y Digitales – Año 2020

Trabajo de entrega obligatoria Nº 3

La tarea permanecerá abierta durante los 90 minutos posteriores a su apertura.

Pasado dicho lapso de tiempo se dará por finalizada automáticamente y el sistema no admitirá
la carga de nuevos archivos.

Se requiere implementar el siguiente circuito en un dispositivo lógico programable. El circuito conmuta

periódicamente entre las salidas de dos funciones lógicas (Sa y Sb). El tiempo de conmutación está
controlado por el bloque “Control” y la salida H es como se muestra en el diagrama de tiempos adjunto:
durante un período del reloj (denominado CLK) H=Sa y durante el siguiente período H=Sb. El ciclo se
repite indefinidamente y no tiene importancia qué función inicia la secuencia. Para optimizar la
temporización del circuito también se requiere colocar un registro tipo D a la salida. Este registro debe
cumplir los siguientes requerimientos:

• Ser activo con el flanco de subida del reloj CLK.

• Tener una entrada de Habilitación activa en alto:
[1] – Habilita el FF
[0] – Deshabilita el FF
• Tener una señal de reset asincrónico (RSTn_Asinc) activa en bajo.
• Tener una señal de reset sincrónico (RSTn_Sinc) también activa en bajo.

a) Diseñe la lógica del bloque “Control” y el registro de salida teniendo en cuenta los requerimientos
listados. Implemente en VHDL el diseño con Quartus II utilizando la menor cantidad de recursos
posible.

b) Utilizando ModelSim simule el diseño y compruebe que se comporta de la forma esperada. En la

simulación se debe visualizar el comportamiento de:

• La señal de Habilitación del FF.

• Las señales de reset del FF (RSTn_Asinc y RSTn_Sinc).
• La señal de salida del bloque “Control” M.
• La señal H.
• La señal de salida Out.

Habilitación
RSTn_Asinc
RSTn_Sinc

X Sa
Y Función A 0
Z
H
D Q Out
Sb 1
Función B FF

Control
CLK

Tabla de verdad de A y B
X Y Z Sa Sb
0 0 0 1 0
0 0 1 0 1 CLK
0 1 0 0 0
0 1 1 0 1
1 0 0 1 1 H Función A Función B Función A Función B
1 0 1 0 0
1 1 0 1 1
1 1 1 1 0

SUGERENCIAS:
- En la simulación de las señales de Habilitación y reset del FF puede utilizar la edición manual
de las formas de onda como fue visto en las clases prácticas.
- Para diseñar la lógica del bloque “Control” tenga en cuenta que la señal H conmuta a la mitad
de la frecuencia de la que lo hace la señal de reloj CLK. Ejercicios de prácticas anteriores
pueden ayudarle a resolver el problema.
- Identifique claramente los puertos de entrada y salida de la entidad y cuáles serán las SEÑALES
de interconexión internas.

En la tarea correspondiente de la plataforma Moodle deberá subir los siguientes archivos:

1) El archivo fuente VHDL de extensión *.vhd ó *.vhdl
2) Una captura de pantalla del esquema RTL generado por el sintetizador del Quartus II.
3) Una o las captura/s de pantalla de la simulación donde se visualicen todas las señales y
puertos de entrada y salida indicados.
El formato de los archivos de imagen puede ser *.jpg, *.jpeg ó *.bmp.

IMPORTANTE:

- Todos los archivos que adjunte deberán contener su apellido y número de alumno.
- En el caso de las fotos estos datos deben ser visibles dentro de las mismas.
- Puede adjuntar hasta 5 archivos no pudiendo superar los 10 MB entre todos ellos.
- Subir ÚNICAMENTE los archivos solicitados a fin de no sobrecargar los servidores.