336 IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS, VOL. 14, NO.
4, ABRIL DE 2006
Procesamiento de señal digital
tolerante a errores suaves y
energéticamente eficiente
Byonghyo Shim, Miembro, IEEE,y Naresh R. Shanbhag, Fellow, IEEE
Resumen:en este artículo, presentamos técnicas tolerantes a
errores blandos de eficiencia energética para sistemas de
procesamiento de señal digital (DSP). La técnica propuesta,
conocida como tolerancia a errores blandos algorítmicos (ASET),
emplea estimadores de baja complejidad de un bloque DSP
principal para lograr un funcionamiento confiable en presencia de
errores blandos. Se presentan tres técnicas distintas de ASET:
espacial, temporal y espacio-temporal. Para el filtrado selectivo de
frecuencia de respuesta de impulso finito (FIR), se muestra que las
técnicas propuestas proporcionan robustez en presencia de tasas
de error suaves de hasta er = 10 2 y er = 10 3 en un escenario
de alteración de un solo evento. La disipación de potencia de las
técnicas propuestas oscila entre 1,1 X y 1,7 X (ASET espacial) y
1,05 X a 1,17 X (ASET espacio-temporal y temporal) cuando la
relación señal-ruido deseada SNRdes = 25 dB. En comparación, la
disipación de potencia de la técnica de redundancia modular triple
comúnmente empleada es de 2,9 X.
Términos de índice:procesamiento de señal digital (DSP),
redundancia de precisión reducida (RPR) de baja potencia,
confiabilidad, tolerancia a errores suaves, redundancia modular
triple (TMR).
I. ENNTRODUCCIÓN
R Los tamaños de características y voltajes EDUCED en las
tecnologías modernas de procesos de semiconductores
han hecho que los sistemas actuales y futuros sean vulnerables
al ruido submicrónico profundo (DSM) [1], [3] y errores suaves
debido a impactos de partículas [4]–[17]. Los golpes de
partículas resultan en fallas de voltaje en los nodos del circuito,
que luego pueden ser capturados por un elemento de enganche
o cambiar un estado lógico.
Los errores blandos en las memorias semiconductoras han
sido una preocupación conocida durante muchos años. Se han
empleado códigos de corrección de errores (ECC) para
combatir los errores suaves en las memorias. Los errores
blandos en la lógica y los circuitos de ruta de datos no fueron
un problema en el pasado porque las fallas de voltaje inducidas
por el impacto de partículas se enmascararon [14] a través de
los siguientes tres mecanismos: 1) atenuación de los pulsos de
ruido a medida que se propaga a través de una cadena lógica
(enmascaramiento eléctrico); 2) valores lógicos que anulan la
entrada ruidosa (enmascaramiento lógico); y 3) pulso de ruido
que falta la configuración del pestillo y la ventana de
sincronización de retención (enmascaramiento de la ventana de
cierre).
Sin embargo, estos mecanismos de enmascaramiento se
vuelven menos efectivos con la reducción del tamaño de las
funciones, el aumento de la frecuencia del reloj y
Manuscrito recibido el 17 de enero de 2005; revisado el 28 de septiembre de
2005. Este trabajo fue apoyado en parte por la Microelectronics Advanced
Research Corporation (MARCO) patrocinada por el Gigascale System
Research Center y en parte por la National Science Foundation bajo la
Subvención CCR 99-79381 y la Subvención CCR 00-85929.
B. Shim estuvo con la Universidad de Illinois en Urbana-Champaign,
Urbana, IL 61801 USA. Ahora está con Qualcomm Inc., San Diego, CA 92121
USA (correo electrónico: bshim@qualcomm.com).
N. R. Shanbhag se encuentra en el Laboratorio Coordinado de Ciencias,
Departamento de Ingeniería Eléctrica e Informática, Universidad de Illinois en
Urbana-Champaign, Urbana, IL 61801 USA (correo electrónico:
shanbhag@mail.icims.csl.uiuc.edu). Identificador de objeto digital
10.1109/TVLSI.2006.874359
reducción de la profundidad de canalización de las
arquitecturas modernas. Se ha demostrado que la carga crítica
que cambia el estado interno de una puerta lógica se acerca a
fC en la tecnología de 0,13 m [13], mientras que la carga
generada debido a un golpe de partícula de neutrones puede ser
de hasta fC [6]. De hecho, se informa que se espera que la
tasa de error blando en los circuitos lógicos aumente nueve
órdenes de magnitud de 1992 a 2011 hasta el punto en que las
tasas de error suave en lógica serán iguales a las de las
estructuras de memoria desprotegidas [14]. Por estas razones,
la Hoja de Ruta Tecnológica Internacional para
Semiconductores (ITRS) de 2003 [15] se refiere a la tolerancia
al error como un desafío "transversal" para la próxima década.
La tolerancia a errores blandos es un problema importante que
debe abordarse a nivel de circuito, arquitectónico y algorítmico.
En todos los casos, mejorar la robustez de los sistemas y
circuitos a los errores blandos introduce redundancia de alguna
forma. Hacerlo da como resultado un área y una sobrecarga de
energía. Por lo tanto, existe una compensación fundamental
entre la eficiencia energética y la robustez [8].
En este artículo, ampliamos nuestro trabajo anterior sobre la
tolerancia al ruido algorítmica (ANT) [23]–[26] para combatir
el ruido DSM. Un sistema basado en ANT se compone de un
bloque de control de errores(EC)que detecta y corrige errores
en elbloque principal(M). Una suposición subyacente clave en
nuestro trabajo anterior fue que el bloque de las CE está libre
de errores. La justificación de esta suposición es el hecho de
que los bloques EC son mucho más pequeños que el bloque
principal y, por lo tanto, pueden diseñarse para ser robustos a la
fuente de ruido DSM como escalado de voltaje / frecuencia,
variación de proceso, rebote de tierra, etc. Dado que esta
suposición ya no es válida en presencia de impactos de
partículas, relajamos esta suposición en este documento.
Las principales contribuciones de este documento son
dobles.
1) Proponemos la tolerancia algorítmica a errores blandos
(ASET) como una técnica de baja potencia para mejorar la
BHAG: DSP SUAVE TOLERANTE A ERRORES DE EFICIENCIA ENERGÉTICA 337

robustez de los sistemas DSP a los errores blandos. Se (2)

proponen tres técnicas distintas de ASET: espacial,
espacio-temporal y temporal. Mostramos que la donde denota la salida libre de errores compuesta por una señal
sobrecarga de energía debida a ASET es un factor de al y ruido deseados, y es la señal de error suave.
menos X menor que el de la técnica de redundancia Suponiendo que la representación numérica del
modular triple (TMR) comúnmente empleada. complemento de un -bit 2, se puede representar como
2) Analizamos el rendimiento algorítmico de las técnicas
ASET propuestas. Específicamente, presentamos un
análisis de error cuadrático medio residual (rMSE) que se
puede emplear en el diseño de sistemas DSP basados en
(3)
ASET.
El resto de este documento está organizado de la siguiente
donde es el bit ésimo en la representación del complemento de
manera. Presentamos el modelo de error blando y revisamos el
2 de
trabajo anterior en la Sección II. En la Sección III, presentamos
. Definimos una variable flip, donde indica que el bit th
las técnicas ASET propuestas. En la sección IV se presenta el
de está volteado e indica lo contrario. La razón para emplear la
análisis de las técnicas ASET. Los resultados de la simulación
variable flip es que el error suave ocurre solo cuando la falla de
y los debates figuran en la sección V.
voltaje generada por un golpe de partícula se propaga a una
salida y es capturada por un pestillo (ver Fig. 1).
II. SOFT ERRORS Si la unidad de tiempo flip vectorat
En esta sección, primero discutimos el modelo de error se da, entonces la salida real se expresa como
blando que se empleará para estudiar la efectividad de las
1063-8210/$20.00 © 2006 IEEE
técnicas ASET propuestas, y luego revisamos el trabajo anterior
sobre computación confiable. En este artículo, restringimos
nuestra atención al modelo de trastorno de evento único (SEU)
[5], que se emplea comúnmente para estudiar la efectividad de (4)
los sistemas blandos tolerantes a errores.
donde es la operación XOR.

A. Modelo de error suave

Los errores blandos son causados por golpes de partículas

como neutrones de alta energía o partículas alfa. Una expresión
que considera la tasa de error suave (SER) [5] está dada por

(1)

donde es el área, es el flujo de partículas, es el período de

observación, es la carga crítica requerida para voltear el valor
lógico en un nodo y es la eficiencia de recolección. Se informa Figura 1. Ilustración de un evento de error suave en un bloque de multiplicación
que el SER típico para circuitos SRAM de 0,13 m es de 100 y acumulación (MAC). Los bloques dentro del cono de abanico del nodo
kFIT/Mbit [16], donde el fallo en el tiempo (FIT) se define golpeado por una partícula pueden tener salidas erróneas.
como el número de errores por cada mil millones de horas. A
medida que la tecnología escala, se reduce
proporcionalmente y también lo hace. Por lo tanto, la Lema 1: Si el vector flip es mutuamente independiente y se
probabilidad de que una partícula efectiva golpee en un nodo distribuye uniformemente, entonces la función de distribución
sigue siendo aproximadamente la misma. Sin embargo, el de probabilidad (pdf) de la señal de error suave está dada por
número de nodos por chip aumenta mientras que el período de
reloj y la profundidad de la tubería se reducen. Por lo tanto, la
(5)
tasa de error suave a nivel de chip aumentará [14].
En presencia de errores suaves, la salida de un sistema
si se distribuye uniformemente y
DSP se puede escribir como
 IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS, VOL. 14, NO. 4, ABRIL DE 2006
(6)
si es cero media gaussiana con varianza , donde y es la
probabilidad de suave
error en el bloque M. Tenga en cuenta que es distinto de , que
es la probabilidad de error suave de todo el sistema.
Prueba: Véase el Apéndice A.
De (5) y (6), vemos que se centra alrededor de cero.
B. Obras anteriores
Las técnicas basadas en la redundancia se han empleado
popularmente en sistemas informáticos tolerantes a fallos [17]–
[20]. La redundancia se introduce a través del recaluado [17],
la replicación de código en software [18] o los sistemas de
autocomprocomución [19]. TMR [20], [28] es una técnica bien
conocida y comúnmente empleada en sistemas basados en
servidores de alta gama [ver Fig. 2(a)]. TMR incluye tres
bloques M idénticos y emplea el voto por mayoría para detectar
y corregir errores. Dado que es poco probable que dos bloques
M estén en error al mismo tiempo, TMR es efectivo para
reducir el impacto de los errores blandos. Aunque TMR es
intuitivamente simple y fácil de implementar, tiene una gran
área y penalización de potencia.
En los últimos años, la técnica ANT [23]–[25] ha surgido
como una opción atractiva para mejorar la robustez de los
sistemas de procesamiento de señales. Como se muestra en la
Fig. 2 (b), los sistemas basados en ANT emplean un estimador
de baja complejidad (típicamente menos del 10% de la
complejidad del bloque M) que calcula aproximadamente una
estimación de la salida del bloque M libre de errores. La
salida del estimador se compara con . Si la métrica euclidiana
es mayor que una preespecificada
Figura 2. Técnicas de tolerancia a errores/fallos: a) TMR y b) ANT.
umbral , a continuación se utiliza como la salida final corregida
. De lo contrario, se elige como la salida final.
A diferencia de TMR, las técnicas ANT introducen un error
distinto de cero, pero pequeño y controlable, denominado ruido
de estimación.
. Esto se debe a que la salida del estimador es una
aproximación de . Este error de estimación se puede controlar
sobrediseñando ligeramente el bloque M. Se ha demostrado
que la combinación de un bloque M y EC ligeramente
sobrediseñado es eficaz en presencia de errores aleatorios [23]–
[25] siempre que el bloque CE esté libre de errores. Tenga en
cuenta, sin embargo, que la técnica ANT no se puede aplicar
directamente al problema de error suave porque los impactos de
partículas también pueden ocurrir en el estimador.
III. ASET
En esta sección, asumimos el modelo SEU donde cualquier
nodo interno en el bloque o estimador M puede tener su estado
lógico invertido en un período de reloj, excepto un nodo interno
en su mayoría. Asumimos que la unidad de detección y el
bloque de memoria que almacenan el coeficiente de filtro y el
flujo de entrada están protegidos adecuadamente por la lógica
de votación mayoritaria y ECC. Empleamos TMR como punto
de referencia para la comparación. Como se mencionó, TMR
puede detectar y corregir perfectamente las SEU. Por lo tanto,
la relación señal-ruido de un sistema basado en TMR
será igual al deseado. Sin embargo, para muchas aplicaciones,
TMR puede no ser práctico debido a la complejidad 3X del
sistema original.
A. Bienes espaciales (S-ASET)
La Fig. 3(a) muestra el diagrama de bloques de la técnica
ASET espacial propuesta (S-ASET). Además del bloque M,
hay dos estimadores E1 y E2 en el bloque EC. En esencia,
S-ASET es el esquema de diversidad espacial basado en el
estimador de bloques E1 y E2. El bloque M ejecuta la
mayoría de los cálculos, mientras que el bloque EC detecta y
corrige errores. La Fig. 3(b) muestra el horario seguido de S-
ASET. El bloque de decisión compara la salida del bloque M y
la salida del primer estimador.
Si es menor que , entonces se elige como salida. De lo contrario,
un comparador adicional comprueba si las salidas de E1 y E2
son iguales, es decir, . Si son iguales, se
declara un error de bloque M, de lo contrario, se declara un
error del estimador. En caso de error de bloque M, elegimos
. De lo contrario, elegimos . El control de
errores en S-ASET se puede resumir de la siguiente manera:
BHAG: DSP SUAVE TOLERANTE A ERRORES DE EFICIENCIA ENERGÉTICA
(7)
Dónde
y des Abajo es la distancia de Hamming entre
e bloque erróneo. Si , elegimos
(8)
donde y son los bits ésimo de y , respectivamente, y denota la
operación or exclusiva. Como E1 y E2 tienen una
complejidad que es inferior al 10% de la del bloque M, la
complejidad S-ASET es aproximadamente 1.2X del sistema
original, que es mucho menor que la complejidad de TMR.
B. Activos espacio-temporales (ST-ASET)
El esquema S-ASET necesita que ambos estimadores estén
activos en cada ciclo de reloj. La Fig. 4(a) muestra el diagrama
de bloques de la técnica espacio-temporal ASET (ST-ASET)
que reduce aún más la potencia. La idea clave en ST-ASET es
emplear E1 (redundancia espacial) para monitorear un error y
E2 solo cuando ocurre un error pero en el siguiente ciclo de
reloj (redundancia temporal). Por lo tanto, E2 se apaga la
339
mayor parte del tiempo si los errores son poco frecuentes.
Como se ilustra en la Fig. 4 (a), un conjunto de corte de tubería
divide el funcionamiento del bloque EC en dos fases: 1) fase de
detección de errores y 2) fase de corrección de errores.
La Fig. 4(b) muestra el horario seguido de ST-ASET. En la
fase de detección de errores, el bloque EC compara la salida del
bloque M y la salida E1. Si se detecta un error en el ciclo
ésimo, es decir,
, a continuación, se activa E2 y se activa un
la comparación se realiza en el ciclo th para determinar el
Figura 3. S-ASET: (a) diagrama de bloques y (b) cronograma.
Figura 4. ST-ASET: (a) diagrama de bloques y (b) cronograma.
. De lo contrario, elegimos . La regla de
decisión de ST-ASET se describe por
(9)
En (9), el único escenario en el que se detecta el error pero no
se corrige es cuando el bloque principal está en error y E2
también está en error en el siguiente ciclo. Sin embargo, esta
situación es poco probable cuando
. Por lo tanto, el rendimiento del ST-ASET es similar al
del S-ASET.
 IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS, VOL. 14, NO. 4, ABRIL DE 2006

Activos temporales (T-ASSETS)
Cuando la tasa de error es muy pequeña, como en el caso de
los eventos de error blando, la probabilidad de dos errores
consecutivos en el estimador se vuelve muy pequeña. Por lo
tanto, podemos utilizar un único estimador E1 tanto para la
detección como para la corrección de errores, como se muestra
en Fig.5.La decisoria para el ASET(T-ASET) se describe en
(10). En comparación con el ASET espacial o espacio-
temporal, la reducción del área en el esquema T-ASET es
considerable. Como E1 necesita estar activo todo el tiempo
para fines de detección de errores, la disipación de potencia del
T-ASET es similar a la de la técnica ST-ASET
insensible al ancho de banda, RPR se puede emplear para una
amplia gama de anchos de banda de filtro.
B) Predictor: Un estimador basado en predicciones [23]
emplea un predictor de avance de baja complejidad para
estimar la salida del filtro de corriente de las salidas
pasadas del bloque M.
Las salidas consecutivas del bloque M están altamente
correlacionadas para los filtros de banda estrecha. Por lo tanto,
un predictor -tap puede generar una estimación que
se utilizará como salida corregida cuando se detecte un error.
La salida de un predictor de avance -tap es

(12)

donde se obtiene a través de la ecuación de Wiener-Hopf

(10)
D. Estimador
En esta subsección, revisamos dos algoritmos de estimación
empleados en ASET para la detección y corrección de errores.
El papel del estimador es generar lo que está cerca de la salida
[27]. El predictorperforme bien para los filtros de banda de
cintura (el ancho de banda es inferior a , donde es la frecuencia
de muestreo) y en entornos con una frecuencia de errores
inferior a.
IV. ASET PERFORMANCE ANALYSIS

del bloque M libre de errores con baja complejidad. En la Sección III, vimos que ASET implica calcular las
A) Redundancia de precisión reducida (RPR): un salidas del bloque M, los dos estimadores seguidos de
estimador RPR [25] emplea una réplica del bloque M con comparaciones entre estas salidas con respecto a un umbral.
unidades aritméticas de precisión reducidas. La salida del El global alcanzado por ASET es, por lo tanto,
estimador RPR está dada por una función de la frecuencia de error bruta y el umbral de
decisión
. En esta sección, investigamos esta relación entre el
,y .
(11) La salida no corregida y la salida corregida en
ASET se pueden escribir como
Dónde y son las versiones truncadas del M
coeficiente de filtro de bloque y entrada, respectivamente.
Cuando un error es de- (13)
Figura 5. T–ASET: (a) diagrama de bloques y (b) cronograma. (14)

donde es la señal de error suave residual.

detectado usando (8)–(10), se emplea como salida Con el fin de satisfacer una necesidad
final. La elección razonable de la precisión de la réplica puede específica deseada para satisfacer la
minimizar el ruido de cuantización, ya que la frecuencia de siguiente desigualdad:
error suele ser pequeña. Dado que el ruido de cuantización es
BHAG: DSP SUAVE TOLERANTE A ERRORES DE EFICIENCIA ENERGÉTICA 341

Prueba: Véase el Apéndice B.

(15) El teorema 2 indica que depende de lo siguiente: 1)
probabilidad bruta de error; 2) la eficacia del estimador
empleado; y 3) el umbral de decisión. De (16) y (21),
obtenemos la siguiente desigualdad:

(22)

B. RMSE óptimo
En esta subsección, descubrimos la probabilidad y la
potencia de ruido de cada evento en (22) y presentamos un
análisis detallado de rMSE. Empleamos el modelo de error
blando en la Sección II-A y asumimos además que el error de
estimación es uniforme en una región suficientemente
pequeña alrededor de cero.
Primero, en caso de evento DER, obtenemos trivialmente

ya que el caso ocurre con

Figura 6. Cuatro posibles decisiones en el esquema ANT y ASET.
alta probabilidad.

donde y son las potencias del ruido deseado del y

canal de señal, respectivamente, y es el poder de
.
La ecuación (15) se puede reescribir como

(16)
La ecuación (16) indica que el efecto sobre el rendimiento del
sistema es mínimo si la potencia de error blando residual es
mucho menor que la potencia de ruido del canal.
A. Análisis rMSE
La regla de decisión de ASET espacial en la Sección III-A da
como resultado cuatro posibles eventos de decisión como se
muestra en la Fig. 6. Sin pérdida de generalidad, nos centramos
en que el bloque M está en error con probabilidad. A
continuación, asumimos que y
son variables aleatorias que representan , respectivamente, con
el índice de tiempo caído debido a la conveniencia notacional.
El error suave puede pasar desapercibido si es lo
suficientemente pequeño, es decir, la métrica de distancia es
menor o igual que . Tal evento de error no detectado (UER)
aparece con una probabilidad dada por

(17)
 IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS, VOL. 14, NO. 4, ABRIL DE 2006

Prueba: Véase el Apéndice C. muestra en la Fig. 7. Cuando el , potencia de error

El resultado en el Lema 3 es consistente con nuestra blando residual aumenta abruptamente debido a un rápido
expectativa de que la probabilidad del evento UER
aumenta con el umbral. varía cuadráticamente con

aumento de . Mientras que, cuando , el poder de error

Prueba: Véase el Apéndice D. blando residual aumenta gradualmente debido al aumento
Como ejemplo, para el caso de un filtro FIR de 30 toques con moderado de . Si elegimos ser mayores que solo los
MDSP de 16 bits y estimador de réplica de 8 bits, la potencia eventos DER y UER contribuyen a la potencia del ruido
de error suave residual para diferentes valores del umbral se
BHAG: DSP SUAVE TOLERANTE A ERRORES DE EFICIENCIA ENERGÉTICA 343

como lo indica el Teorema 4. Por lo tanto, (21) puede emplea: 1) sin protección contra errores; 2) TMR; 3)
simplificarse a HORMIGA; y 4) técnicas ASET.
Generación e inyección de errores suaves: para emular el
entorno realista de trastorno de un solo evento, implementamos
(27) un multiplicador y acumulador (MAC) a nivel de puerta.
Además, al sustituir (23) en (28), obtenemos Cuando se produce un golpe de partícula, se invierte una salida
de nodo interno seleccionada al azar

(28)
Es interesante observar que los dos términos de (28)
representan la eficacia de la corrección y detección de errores,
respectivamente. En el caso de TMR, que es una forma extrema
de S-ASET, y, por lo tanto, .
Como se menciona en la sección III-B, el poder de error
blando residual de S-ASET en (28) no se aplica a ST-ASET y
T-ASET. Cuando se produce un error en dos unidades de
tiempo consecutivas, por ejemplo, en MDSP y en
E2,el control de errores en ST-ASET fallará. En el caso de T-
ASET, la detección de errores en el ciclo anterior prohíbe el
control de errores en el ciclo actual. Teniendo en cuenta estos
factores, los poderes de error blando residuales de ST-ASET y
T-ASET están dados por

(29)
donde , yes el Figura 8. Poder de error blando residual de ASET espacial, espacio-temporal
probabilidad de error en E1 y E2 para ST-ASET y para T- y temporal versus p .
ASET. Dado que es muy pequeño en general, el rendimiento
asintótico de ASET espacio-temporal y temporal son similares
al ASET espacial cuando . De hecho, como se muestra
en la Fig. 8, empleando la configuración de la Fig. 7, se
encuentra que el poder de error blando residual de ASET
espacio-temporal es cercano al de ASET espacial cuando
. En cualquier caso, como se observa claramente en
la Fig. 8, el poder de error blando residual de ASET es lo
suficientemente pequeño como para una amplia gama de lo que
permite alcanzar el rendimiento deseado.

V. DISCUSSION Y SIMULATION RESULTS

En esta sección, estudiamos el rendimiento y el ahorro de
energía de las técnicas ASET propuestas sobre el sistema
original (sin control de errores), ANT y TMR en el contexto del
filtrado selectivo de frecuencia. En todas las simulaciones,
empleamos el esquema RPR como estimador para ASET.
Primero describimos la configuración de la simulación y luego
presentamos los resultados de la simulación.
A. Configuración de simulación
La Fig. 9 ilustra el sistema que se está considerando. El
bloque M es un filtro que extrae una señal en presencia de otras
señales, fuente de ruido gaussiana blanca y señal de error
suave. Como se mencionó anteriormente, consideramos
cuatro casos. Estos son cuando el bloque M es un filtro FIR y
 IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS, VOL. 14, NO. 4, ABRIL DE 2006

Figura 9. Configuración de simulación para ASET: (a) filtro selectivo de Sin embargo, S-ASET mantiene el rendimiento algorítmico
frecuencia ASET y (b) respuesta de frecuencia de d [n] y h[n]. hasta proporcionar más de tres órdenes de
magnitud de mejora en la tolerancia a errores blandos sobre el
MDSP original sin control de errores.
y también lo son las salidas de todas las puertas en el cono de
Con el fin de observar la distribución del ruido residual
abanico de ese nodo. El golpe de partícula puede ocurrir en el
condicionada a la ocurrencia de errores, trazamos en
bloque M o en el estimador. Suponiendo que la probabilidad
de error en todo el sistema es , la probabilidad de error en el la Fig. 11 cuando
bloque M y cada estimador de ASET están dados por . Tenga en cuenta que es difícil distinguir la diferencia en
los esquemas ASET cuando . Observamos que la
distribución del esquema original sin control de errores es
(30) amplia en el rango
. Dado que ANT no puede corregir errores blandos
(31) perfectamente, también tiene una amplia distribución de ruido
residual. Sin embargo, el ruido residual de S-ASET se centra
donde y son las áreas del bloque M y esti- alrededor de 0. A pesar de que hay
mator, respectivamente. En el caso de S-ASET y ST-ASET,
y para T-ASET, dondey son las áreas
de E1 y E2,respectivamente.
Especificaciones del sistema: Cada señal utilizada en nuestra
simulación tiene un ancho de banda de con una banda de
protección de . Además, se agrega un ruido gaussiano con una
densidad espectral de potencia 30 dB por debajo del nivel de
señal en el receptor. Para extraer la señal deseada, se emplea un
filtro de paso bajo Parks-McClellan FIR [30].

Dónde
tener un margen de 0,5 dB para todas las técnicas excepto TMR. Figura 10. Rendimiento SNR de los esquemas ASET frente a P en el
Tenga en cuenta que TMR está diseñado sin ningún margen entorno SEU.
porque puede corregir perfectamente los errores bajo el
supuesto de SEU. El bloque M original puede proporcionar
esto con un filtro de 33 toques (30 toques en el caso de
TMR) junto con un multiplicador de 16 bits. El estimador de
réplica emplea un multiplicador de 8 bits con el mismo número
de toques que el bloque M.

B. Resultados de la simulación
La Fig. 10 muestra la salida s para todas las técnicas.
Vemos que el resultado final
para el sistema sin errores, el control Pa . Nota
dBif ra
caeseverely(22dB)as aumentos de
que la pérdida se vuelve significativa ( ) para ANT porque
el control de errores falla cuando se producen errores suaves en
el estimador. Todas las técnicas ASET mantienen los
enfoques hasta el cual el rendimiento de ST-ASET y T-
ASET comienza a caer en régimen de alto error.
BHAG: DSP SUAVE TOLERANTE A ERRORES DE EFICIENCIA ENERGÉTICA 345

Figura 11. Distribución del ruido residual de los esquemas ASET.

Errores de alta magnitud en ST-ASET y T-ASET, estos ocurren

raramente y, por lo tanto, el efecto de la potencia de ruido
residual en el rendimiento general es insignificante.
 IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS, VOL. 14, NO. 4, ABRIL DE 2006

Ahorro de energía La Fig. 12(a) muestra la precisión óptima del estimador de

réplica en función de . A medida que aumenta, el ruido de
Con el fin de evaluar el ahorro de energía de las técnicas
estimación debe reducirse para satisfacer el rendimiento

propuestas sobre la técnica TMR, se buscó la precisión de la deseado y, por lo tanto, la precisión de ASET aumenta. Dado
réplica para cada valor de . La precisión óptima que los ASET espacio-temporales y temporales no satisfacen
el cumplimiento de los requisitos del sistema está dado por los requisitos del sistema en alto
VI.CINCLUSIÓN
(34) En este documento, presentamos una categoría de datos para
la tolerancia a errores de baja para los sistemas de
procesamiento de señalesreferidos a ASET. El enfoque
BHAG: DSP SUAVE TOLERANTE A ERRORES DE EFICIENCIA ENERGÉTICA 347

propuesto emplea dos estimadores que trabajan en conjunto con Dónde

un bloque principal para detectar y corregir errores. El enfoque es
propuesto tiene una gran área y un poder de cabeza de la 2Xs
más grande que la tecnología populartmR. Este trabajo abre
nuevas áreas de investigación en las que las compensaciones
entre la tolerancia al error suave y la potencia pueden explorarse y
a nivel algorítmico. Por ejemplo, el trabajo futuro podría como
dirigirse hacia el estudio del impacto de la escala de voltaje y
(37
ASET en las tasas de error suaves. El bloque M podría ser
)
sobreescalado [25] para reducir aún más la potencia y los
estimadores podrían usarse para detectar y corregir los errores.
Nuestro trabajo reciente [32] ha demostrado que las tasas de
error suaves en la lógica combinacional son una función débil (no
de la tensión de alimentación. Por lo tanto, los sistemasASET
de baja tensión parecen ser prometedores. Otra dirección de (38
exploración sería extender la solución ASET a los procesadores )
de uso general. Dado que el estimador se puede realizar con una
unidad aritmética pequeña y eficiente en el consumo de energía, Obtener
la solución ASET combinada con la aplicación de
procesamiento de señales apropiada ecccaccaneffective
realizada por procesadores de propósito general.
(39
)
UNPPENDIX A PTECHODE LEMMA 1
De (6) y (4), la probabilidad de error suave se puede escribir

UNPPENDIX B PTECHODE THEOREM 2

Como se indica en la sección IV-B, hay cuatro posibles
acontecimientos en la detección de errores suaves. Por lo tanto,
el poder de error blando residual se puede escribir como

(40
)

es la probabilidad de error del bloque M.

A partir de la definición de valor esperado condicional [31],
tenemos
como

(36
)
 IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS, VOL. 14, NO. 4, ABRIL DE 2006

Tenga en cuenta que (50) es una expresión para la

manipulación, el numerador se puede reescribir
como

(51)
Por lo tanto, al sustituir (45), (46) y (47) en (40), obtenemos

UNPPENDIX C PTECHODE LEMMA 3 (52)

s ,

respectivame

nte.
donde el evento UER se produce sólo cuando . El
denominador está dado por [véase (5)]

en
BHAG: DSP SUAVE TOLERANTE A ERRORES DE EFICIENCIA ENERGÉTICA 349

UnPPENDIX D (60)

Caso 2)
Cuando el umbral disminuye y aumenta. Sin embargo, en
este caso, la probabilidad de falsas alarmas aumenta,
degradando así considerablemente el rendimiento. La
diferencia de potencia de ruido residual
está dada por

(61)
Caso 1) En primer lugar, la diferencia en el término de potencia de ruido
DER es
Cuando , no se produce un evento de falsa alarma
[consulte
(22)]. Por lo tanto, (21) en el teorema 2 se simplifica a (62)

donde es el aumento de la probabilidad de DER (disminución

(55) de UER)
dado por
donde indiquemos explícitamente la dependencia de . Del mismo modo, a partir de (23) y (24), la diferencia de
,y potencia de ruido UER está dada por

(57)
(58)

Desde (55), la diferencia entre y está

dado por

(64)

(59 (65)
)
Con (62), (63), (64), (65), (61) se puede reescribir como
y
 IEEE TRANSACTIONS ON VERY LARGE SCALE INTEGRATION (VLSI) SYSTEMS, VOL. 14, NO. 4, ABRIL DE 2006
Después de un poco de álgebra, el término correcto en (66) es
Del Caso 1) y el Caso 2), . diciembre de 2001.
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Byonghyo Shim (M'97) recibió los títulos de B.S. y M.S.
en ingeniería de control e instrumentación de la
Universidad Nacional de Seúl, Seúl, Corea, en 1995 y
1997, respectivamente, y la maestría en matemáticas y el
doctorado en ingeniería eléctrica e informática de la
Universidad de Illinois en Urbana-Champaign, Urbana,
en 2004 y 2005, respectivamente.
De 1997 a 2000, estuvo en el Departamento de
Ingeniería Electrónica de la Academia de la Fuerza
Aérea de Corea como Oficial e Instructor Académico a
Tiempo Completo. Tuvo un puesto de investigación de poco tiempo en el grupo
DSP de LG Electronics y DSP R&D Center, Texas Instruments Incorporated,
Dallas, TX, en 1997 y 2004, respectivamente. En enero de 2005, se unió a
Qualcomm Inc., San Diego, CA, donde actualmente es Ingeniero Senior
trabajando en sistemas CDMA inalámbricos. Sus intereses de investigación
abarcan un amplio espectro de procesamiento de señales digitales, incluido el
BHAG: DSP SUAVE TOLERANTE A ERRORES DE EFICIENCIA ENERGÉTICA 351

procesamiento de señales para la comunicación, el procesamiento de señales

VLSI, el procesamiento de señales confiables y de baja potencia, y la
estimación y detección y la teoría de codificación.
El Dr. Shim recibió el Premio de Investigación M. E. Van Valkenburg 2005
del Departamento de Ingeniería Informática Eléctrica de la Universidad de
Illinois y el 10º Premio Samsung Humantech Paper en 2004. Es miembro de
Sigma Xi y Tau Beta Pi.

Naresh R. Shanbhag (F'06) recibió el ph.D. grado en

ingeniería eléctrica de la Universidad de Minnesota,
Minneapolis, en 1993. De 1993 a 1995, trabajó en
AT&T Bell
Laboratories, Murray Hill, NJ, donde fue el arquitecto
principal de chips para los chips transceptores de
51.84 Mb / s de AT&T sobre cableado de par trenzado
para modo de transferencia asíncrono (ATM)-LAN y
conjuntos de chips de línea de suscriptor digital
(VDSL) de muy alta velocidad. Desde agosto de
1995, ha estado en el Departamento de Ingeniería Eléctrica e Informática y en
el Laboratorio de Ciencias Coordinadas de la Universidad de Illinois en
Urbana-Champaign, Urbana, donde actualmente es profesor. Sus intereses de
investigación se encuentran en el diseño de circuitos y sistemas integrados para
comunicaciones de banda ancha, incluidas arquitecturas VLSI de baja potencia
/ alto rendimiento para codificación de control de errores, ecualización y diseño
de circuitos integrados digitales. Ha publicado más de 90 artículos de revistas
/ capítulos de libros / publicaciones de conferencias en esta área y posee 3
patentes estadounidenses. También es coautor de la monografía de
investigación Pipelined Adaptive Digital Filters (Kluwer, 1994).
El Dr. Shanbhag recibió el PREMIO IEEE Transactions on VLSI Best Paper
Award de 2001, el IEEE Leon K. Kirchmayer Best Paper Award de 1999, el
Xerox Faculty Award de 1999, el National Science Foundation CAREER
Award en 1996 y el Darlington Best Paper Award de 1994 de la IEEE Circuits
and Systems Society. De 1997 a 1999, fue profesor distinguido de la IEEE
Circuits and Systems Society. De 1997 a 1999 y de 1999 a 2002, se desempeñó
como editor asociado de IEEE T RANSACTIONS ON CIRCUITS AND
SYSTEMS:PART II y IEEE TRANSACTIONS ON VERY LARGE SCALE
INTEGRATION (VLSI) SYSTEMS,respectivamente. Ha servido en los comités
técnicos del programa de varias conferencias.