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PREGUNTAS II_EXAMEN GRUPO_A ARQUITECTURA DE COMPUTADORAS 2021_B

APELLIDOS Y NOMBRES……………………………………………………………..CUI……………………………FIRMA…………………..
1. En el estudio del procesamiento de saltos, en los procesadores Segmentados ¿Qué aspectos encierra dicho
procesamiento?
2.- ¿Las prestaciones del sistema de memoria, porque factores están determinadas?
3. ¿En qué consiste el nivel de especulación?
4.- como se pueden mejorar las prestaciones de la jerarquía de memoria.
5.- En un computador el bus tiene una frecuencia de 300 MHz, y la memoria principal un tiempo de acceso de 30 ns, que, tras el
primer acceso, puede proporcionar (o recibir) una palabra por ciclo en los ciclos burst. El procesador superescalar de 2GHz
dispone de una cache interna con líneas de 4 palabras.
En los programas, por término medio, un 30% de las instrucciones necesitan leer o escribir un dato (una palabra) en memoria,
la tasa de aciertos de la cache interna es del 90%, y, en un 20% de los accesos a datos se necesita reemplazar el bloque, en caso
de que se haya producido un fallo.
a). - ¿Cuál es el tiempo medio de acceso a la memoria?
b). -¿Cuántas instrucciones por ciclo se pueden ejecutar, por término medio, en el procesador?¿y si la tasa de fallos pasa a ser de
un 95%?
6.- Suponga que las siguientes instrucciones se introducen una tras otra (en los ciclos indicados entre paréntesis) en un búfer de
renombrado con acceso asociativo.
multd f3, f1, f2 ; (ciclo 3)
addd f2, f3, f1 ; (ciclo 4)
subd f3, f3, f1 ; (ciclo 5)
addd f5, f1, f2 ; (ciclo 5)
a). - ¿En qué momento empieza y termina la ejecución de las instrucciones?
b). -¿Cuáles son los valores que quedan en los registros de la arquitectura al terminar, si inicialmente f1 = 3.0 y f2 = 4.0?
7.- En un computador basado en el Pentium II (caches internas asociativas por conjuntos de 2 vías, de 16 Kbytes para datos, y de
16 Kbytes para instrucciones) que dispone de una memoria cache de segundo nivel de 256 Kbytes asociativa por conjuntos de
4 vias, y una memoria principal de 128 Mbytes. Indique las posiciones que ocupa en las memorias caches una instrucción de
programa que se encuentra en la posición de memoria 12AAC4h. (Nota: cada línea tiene 32 bytes)
8.- Se dispone de un procesador superescalar con la siguiente configuración:
*una estación de reserva RS1 para las sumas y restas
*una estación de reserva RS2 para las multiplicaciones y divisiones
* un buffer de reorden ROB
* dos unidades de ejecución de sumas/restas con una latencia de 2 ciclos
* una unidad de ejecución de multiplicaciones con una latencia de 5 ciclos
* una unidad de ejecución de divisiones con una latencia de 40 ciclos
El procesador es capaz de captar, decodificar, emitir y retirar hasta dos instrucciones por ciclo, y las estaciones de reserva pueden realizar
envíos no alineados y desordenados a las unidades de ejecución. Si los registros f1 y f2 tienen inicialmente los valores 10.0 y 5.0, ¿qué
valores se obtendrán tras la ejecución del siguiente programa y en qué ciclos se escribirá en los registros de la arquitectura?

addd f3, f1, f2 ; (1)


addd f2, f3, f2 ; (2)
multd f4, f3, f2 ; (3)
divd f5, f2, f1 ; (4)
subd f2, f3, f1 ; (5)

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