1.

Declaración del problema

• Cree la tabla de transición de estado a partir del
diagrama de estado del TLC.
• Diseñe la máquina de estado para el TLC usando un
esquema OneHot.
• Implementar y simular el sistema. (Nota: Use
tiempos / cuentas más pequeños
para los temporizadores entre 5 y 10 conteos)

Digital Design @ Javeriana-Bogotá-Colombia

Name_Lab: FSM Supervisor: Ing. Eduardo Gerlein
Dedication: Developed by: Grupo 2-6
 VHDL CODE TLC

Digital Design @ Javeriana-Bogotá-Colombia

Name_Lab : Code Supervisor: Ing. Eduardo Gerlein
Dedication: Developed by: Grupo 2-6
 VHDL CODE TLC

Digital Design @ Javeriana-Bogotá-Colombia

Name_Lab : Code Supervisor: Ing. Eduardo Gerlein
Dedication: Developed by: Grupo 2-6
 VHDL CODE TLC

Digital Design @ Javeriana-Bogotá-Colombia

Name_Lab : Code Supervisor: Ing. Eduardo Gerlein
Dedication: Developed by: Grupo 2-6
 VHDL CODE TLC

Digital Design @ Javeriana-Bogotá-Colombia

Name_Lab : Code Supervisor: Ing. Eduardo Gerlein
Dedication: Developed by: Grupo 2-6
 Circuit Generated by Quartus

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Name_Lab : Circuit Name_Lab : Ing. Eduardo Gerlein
Dedication: Developed by: Grupo 2-6
 VHDL CODE TLC TESTBENCH

Digital Design @ Javeriana-Bogotá-Colombia

Name_Lab : Code testbench Supervisor: Ing. Eduardo Gerlein

Dedication: Developed by: Grupo 2-6
 SIMULACION TESTBENCH

FPGA Design @ Javeriana-Bogotá-Colombia

Name_Lab : simulación en modelsim Supervisor: Ing. Eduardo Gerlein

 CONCLUSIONES

• Se cumplió el orden establecido por la maquina de

estados finitos (FSM), siguiendo la secuencia de los
timers y las salidas.
• Gracias a la practica se complemento el
conocimiento de acuerdo a el tema de One Hot y
se implemento dentro del código en VHDL.
• Se aprendió y se llevo a cabo el proceso de llevar
un FSM a código VHDL y posterior a esto la
simulación acorde a la implementación.
• La simulación nos da un acercamiento a lo que se
mostraría en la realidad, aunque no es exacto se
puede evidenciar el funcionamiento. Además como
resultado negativo y para mejorar, se tuvo como
dificultad el reset de los timers de cada una de las
luces por lo que no se repite el ciclo como
esperaríamos y el ledY no se pone en 1
exactamente al acabar LedG.

FPGA Design @ Javeriana-Bogotá-Colombia

Name_Lab : Testbench Supervisor: Ing. Eduardo Gerlein
Dedication: Developed by: Grupo 2-6