16 -, 14 -, 12-Bit, de seis canales, muestreo simultáneo

Convertidores de analógico a digital

Descripción
 nombre pin  tipo 
       Interfaz paralela (par/ser=0) Interfaz serie (par/ser=1)
Hardware modo (HW / SW = 0): Referencia amortiguadores
permiten la entrada. Cuando baja, todos los búferes de referencia
están habilitadas (obligatorio si se utiliza de referencia interno). Al
DB14/ REFBUFEN 1 DIO/DI 14 bits de datos de entrada / salida alta, todos los búferes de referencia son discapacitados.
el modo de software (HW / SW = 1): Conectar a BGND o BVDD. Los
tampones de referencia son controlados por poco C24 (REFBUF) en
registro de control (CR)
modo de Hardware (HW / SW = 0): Conectar a BGND
DB13/SDI 2 DIO/DI 13 bits de datos de entrada / salida
Software de modo (HW / SW = 1): entrada de datos en serie
DB12 3 DIO 12bits de datos de entrada / salida Conectar con BGND
DB11 4 DIO 11bits de datos de entrada / salida Conectar con BGND
Cuando SEL_C = 1, la salida de datos para el canal C
DB10/SDO_C 5 DIO/DO 10bits de datos de entrada / salida
Cuando SEL_C = 0, esta clavija debe estar vinculada a BGND
Cuando SEL_B = 1, la salida de datos para el canal B
Cuando SEL_B = 0, esta clavija debe estar vinculada a BGND
DB9/SDO_B 6 DIO/DO 9bits de datos de entrada / salida
Cuando SEL_C = 0, los datos de canal C1 también están disponibles
en esta salida
Los datos de salida para el canal A
Cuando SEL_C = 0, los datos de C0 canal también están disponibles
DB8/SDO_A 7 DIO/DO 9bits de datos de entrada / salida
Cuando SEL_C = 0 y SEL_B = 0, SDO_A actúa como el único
datos de salida para todos los canales
BGND 8 P Búfer de IO de tierra, conectar con plano de tierra digitales
Buffer de E/S de suministro, conectarse a la fuente digital(2.7v5.5v). disociar con un cap. cerámico de 1mF o una
BVDD 9 P
combinación de 100nF y 10mF cap. Cerámicos a BGND
Modo palabra: (WORD/BYTE = 0): 7 bits de
datos de entrada / salida
Conexión en cadena permite la entrada.
Modo dato (WORD/BYTE = 1): en alta, el
DB7/HBEN/DCEN 10 DIO/DI/D En alta, DB [05:03] sirven como insumos en cadena DCIN [R: C]. Si el
byte alto es la primera salida en la base de
modo de conexión en cadena no se utiliza, conectarse a BGND.
datos [15:08]. Cuando baja, el byte es la
primera salida de DB [15:08].
Modo palabra (WORD / byte = 0):
6 bits de datos de entrada / salida
DB6/SCLK 11 DIO/DI Interfaz serial entrada de reloj (36MHz max)
Byte modo (WORD / byte = 1):
Conectar con BGND o BVDD
Modo palabra (WORD / byte = 0):
Cuando DCEN = 1, la conexión en cadena de datos de entrada para
5 bits de datos de entrada / salida
DB5/DCIN_A 12 DIO/DI el canal A
Byte modo (WORD / byte = 1):
Cuando DCEN = 0, conectarse a BGND
Conectar con BGND o BVDD
Modo palabra (WORD / byte = 0): Cuando SEL_B = 1 y DCEN = 1, en cadena de datos de entrada para el
4 bits de datos de entrada / salida canal B
DB4/DCIN_B 13 DIO/DI
Byte modo (WORD / byte = 1): Cuando DCEN = 0, conectarse a BGND
Conectar con BGND o BVDD
Modo palabra (WORD / byte = 0):
Cuando SEL_C = 1 y DCEN = 1, en cadena de datos de entrada para el
3 bits de datos de entrada / salida
DB3/DCIN_C 14 DIO/DI canal C
Byte modo (WORD / byte = 1):
Cuando DCEN = 0, conectarse a BGND
Conectar con BGND o BVDD
Modo palabra (WORD / byte = 0):
2 bits de datos de entrada / salida Seleccione SDO_C entrada.
DB2/SEL_C 15 DIO/DI
Byte modo (WORD / byte = 1):  En alta, SDO_C está activo. Cuando baja, SDO_C está desactivado
Conectar con BGND o BVDD
Modo palabra (WORD / byte = 0):
1 bits de datos de entrada / salida Seleccione SDO_B entrada.
DB1/SEL_B 16 DIO/DI
Byte modo (WORD / byte = 1):  Al alta, SDO_B está activo. Cuando baja, SDO_B está desactivado
Conectar con BGND o BVDD
Modo palabra (WORD / byte = 0): Seleccione SDO_A entrada.
1 bits de datos de entrada / salida Al alta, SDO_A está activo. Cuando baja, SDO_A está deshabilitada.
DB0/SEL_A 17 DIO/DI Debe estar siempre alto
Byte modo (WORD / byte = 1):
Conectar con BGND o BVDD
Cuando el bit CR C21 = 0 (BUSY / INT), la salida del convertidor estado de disponibilidad. Las transiciones de alta
cuando la conversión ha comenzado y se mantiene elevada durante todo el proceso. Las transiciones de baja
cuando los datos de conversión de los seis canales están trabados en el registro de salida y sigue siendo baja a
partir de entonces.
En modo secuencial (SEC = 1 en la CR), las transiciones de salida BUSY alta cuando la conversión se ha iniciado y se
BUSY/INT 18 DO
baja para un ciclo de conversión solo reloj (tCCLK) cada vez que un par de canales de conversión se ha completado.
Cuando el bit C21 = 1 (BUSY / INT en CR), salida de la interrupción. Este transiciones poco alto después de una
conversión ha completado y permanece alta hasta que el resultado de la conversión se ha leído.
La polaridad de salida BUSY / INT se puede cambiar con poco C20 (BUSY L / H) en el registro de control.

CS/FS 19 DI/DI Chip de selección de entrada. sincronización del marco.

Cuando baja, la interfaz de puerto paralelo El borde que cae del FS controla la transferencia del marco
 está habilitado. Al alta, la interfaz está
desactivado.
Leer datos de entrada.
Cuando baja, la salida de datos en paralelo
RD 20 DI Conectar con BGND
está habilitado.
Al alta, la salida de datos está deshabilitada.
modo de Hardware (HW / SW = 0): Conversión inicio del par de canales C.
El flanco ascendente de esta señal se inicia la conversión simultánea de señales analógicas a las entradas CH_C
[01:00]. CONVST_C
debe seguir siendo alta durante el ciclo de conversión de todo, de lo contrario ambas ADC del canal C se ponen en
CONVST_C 21 DI parciales
CONVST_C 21 DI apagado modo (véase el reajuste y las secciones de los modos de la Energía-abajo).
el modo de software (HW / SW = 1): iniciar la conversión de C par de canales en modo secuencial (C23 CR bits = 1)
solamente;
conectarse a BGND o BVDD lo contrario
modo de Hardware (HW / SW = 0): Conversión inicio del par de canales B.
El flanco ascendente de esta señal se inicia la conversión simultánea de señales analógicas a las entradas CH_B
[01:00]. CONVST_B
debe seguir siendo alta durante el ciclo de conversión de todo, de lo contrario, ambas ADC del canal B se ponen en
parciales
CONVST_B 22 D1 CONVST_B 22 DI apagado modo (véase el reajuste y las secciones de los modos de la Energía-abajo).

el modo de software (HW / SW = 1): iniciar la conversión de B par de canales en modo secuencial (C23 CR bits = 1)
solamente;
conectarse a BGND o BVDD lo contrario

modo de Hardware (HW / SW = 0): Conversión inicio del par de canales A.

El flanco ascendente de esta señal se inicia la conversión simultánea de señales analógicas a las entradas CH_A
[01:00]. CONVST_A
debe seguir siendo alta durante el ciclo de conversión de todo, de lo contrario, ambas ADC del canal A se ponen en
parciales
CONVST_A 23 DI
CONVST_A 23 DI apagado modo (véase el reajuste y las secciones de los modos de la Energía-abajo)

el modo de software (HW / SW = 1): La conversión inicio de todos los canales seleccionados, excepto en el modo
secuencial
(C23 CR bits = 1): Conversión de inicio de un sólo par de canales
En espera del modo de entrada. Cuando baja, todo el dispositivo se acciona hacia abajo (incluyendo el reloj interno
STBY 24 DI
y de referencia). Al alta, el dispositivo opera en modo normal.
25, 32,
37, 38,
43,44, terreno analógico, conecte al plano de tierra analógica AGND 43, 44, P Pin 25 puede tener un terreno dedicado si la
AGND P
49,52, diferencia entre su potencial y AGND se mantiene siempre dentro de los 49, 52, ± 300 mV.
53, 55,
57, 59
26, 34, Analog fuente de alimentación (4.5V a 5.5V). Disociar cada perno con un condensador de cerámica de 100nF AGND.
35, 40, Use un 10mF condensador adicional a AGND cerca del dispositivo, pero sin poner en peligro la colocación de los
AVDD 41, 46, DI/DIO condensadores más pequeños. Pin 26 puede tener una fuente de energía específica si la diferencia entre su
47, 50, potencial y AVDD siempre se mantiene dentro de ± 300 mV.
60
modo de Hardware (HW / SW = 0): rango de voltaje de entrada de selección de entrada.
Cuando baja, el rango de entrada analógica es de ± 4VREF. Al alta, el rango de entrada analógica es de ± 2VREF ..

RANGE/XCLK 27 DI/DIO Software de modo (HW / SW = 1): la conversión de entrada externa de reloj, si el bit C11 CR (CLKSEL) está alta o
interno
resultado de la conversión del reloj, si C10 CR bits (CLKOUT_EN) es en lo alto. Si no se utiliza, o conectarse a BVDD
BGND.
entrada de reset, de alta actividad. Anula las conversiones en curso. Restablece el control interno de registro de
RESET 28 DI 0x000003FF. El pulso de RESET debe ser por lo menos a largo 50ns.

Salida del modo de selección de entrada.

Cuando baja, los datos se transfieren en el modo de palabra con el PP [15:00]. Al alta, los
datos se transfieren en modo de bytes mediante DB [15:08] Con la orden de bytes
WORD/BYTE I 29 D CONECTAR A BGND
controlada por el perno HBEN, mientras que dos accesos son necesarios para una
transferencia completa de 16 bits

tensión de alimentación negativa para las entradas analógicas (16.5V-a-5V).

HVSS 30 P Disociar con un condensador de cerámica de 100nF AGND coloca al lado del dispositivo y 10mF un
HVSS 30 P
condensador para AGND cerca
para el dispositivo, pero sin poner en peligro la colocación de los condensadores más pequeños.
tensión de alimentación positiva de las entradas analógicas (5V a 16,5 V). Disociar con un condensador de cerámica
de 100nF AGND
HVDD 31 P coloca al lado del dispositivo y un condensador para 10mF AGND cerca del dispositivo, pero sin
HVDD 31 P
comprometer la
colocación de los condensadores más pequeños.

Entrada analógica de A0 canal. El rango de voltaje de entrada es controlada por el perno de RANGO en modo de
CH_A0 33 AI
hardware o CR poco C26 (RANGE_A) en modo de software.
 Analog fuente de alimentación (4.5V a 5.5V). Disociar cada perno con un condensador de cerámica de 100nF AGND.
Use un 10mF condensador adicional a AGND cerca del dispositivo, pero sin poner en peligro la colocación de los
AVDD 34 P
condensadores más pequeños. Pin 26 puede tener una fuente de energía específica si la diferencia entre su
potencial y AVDD siempre se mantiene dentro de ± 300 mV.

Analog fuente de alimentación (4.5V a 5.5V). Disociar cada perno con un condensador de cerámica de 100nF AGND.
Use un 10mF condensador adicional a AGND cerca del dispositivo, pero sin poner en peligro la colocación de los
AVDD 35 P
condensadores más pequeños. Pin 26 puede tener una fuente de energía específica si la diferencia entre su
potencial y AVDD siempre se mantiene dentro de ± 300 mV.

Entrada analógica del canal A1. El rango de voltaje de entrada es controlada por el perno de RANGO en modo de
CH_A1 36 AI
hardware o CR poco C26 (RANGE_A) en modo de software.

terreno analógico, conecte al plano de tierra analógica. Pin 25 puede tener un terreno dedicado si la diferencia
AGND 37 P
entre su potencial y AGND siempre se mantiene dentro de ± 300 mV.

terreno analógico, conecte al plano de tierra analógica. Pin 25 puede tener un terreno dedicado si la diferencia
AGND 38 P
entre su potencial y AGND siempre se mantiene dentro de ± 300 mV.

Entrada analógica de B0 canal. El rango de voltaje de entrada es controlada por el perno de RANGO en modo de
CH_B0 39 AI
hardware o poco CR C27 (RANGE_B) en modo de software.

Analog fuente de alimentación (4.5V a 5.5V). Disociar cada perno con un condensador de cerámica de 100nF AGND.
Use un 10mF condensador adicional a AGND cerca del dispositivo, pero sin poner en peligro la colocación de los
AVDD 40 P
condensadores más pequeños. Pin 26 puede tener una fuente de energía específica si la diferencia entre su
potencial y AVDD siempre se mantiene dentro de ± 300 mV.

Analog fuente de alimentación (4.5V a 5.5V). Disociar cada perno con un condensador de cerámica de 100nF AGND.
Use un 10mF condensador adicional a AGND cerca del dispositivo, pero sin poner en peligro la colocación de los
AVDD 41 P
condensadores más pequeños. Pin 26 puede tener una fuente de energía específica si la diferencia entre su
potencial y AVDD siempre se mantiene dentro de ± 300 mV.

Entrada analógica del canal B1. El rango de voltaje de entrada es controlada por el perno de RANGO en modo de
CH_B1 42 AI
hardware o poco CR C27 (RANGE_B) en modo de software.

terreno analógico, conecte al plano de tierra analógica. Pin 25 puede tener un terreno dedicado si la diferencia
AGND 43 P
entre su potencial y AGND siempre se mantiene dentro de ± 300 mV.

terreno analógico, conecte al plano de tierra analógica. Pin 25 puede tener un terreno dedicado si la diferencia
AGND 44 P
entre su potencial y AGND siempre se mantiene dentro de ± 300 mV.

Entrada analógica de C0 canal. El rango de voltaje de entrada es controlada por el perno de RANGO en modo de
CH_C0 45 AI
hardware o C28 CR bits (RANGE_C) en modo de software.

Analog fuente de alimentación (4.5V a 5.5V). Disociar cada perno con un condensador de cerámica de 100nF AGND.
Use un 10mF condensador adicional a AGND cerca del dispositivo, pero sin poner en peligro la colocación de los
AVDD 46 P
condensadores más pequeños. Pin 26 puede tener una fuente de energía específica si la diferencia entre su
potencial y AVDD siempre se mantiene dentro de ± 300 mV.

Analog fuente de alimentación (4.5V a 5.5V). Disociar cada perno con un condensador de cerámica de 100nF AGND.
Use un 10mF condensador adicional a AGND cerca del dispositivo, pero sin poner en peligro la colocación de los
AVDD 47 P
condensadores más pequeños. Pin 26 puede tener una fuente de energía específica si la diferencia entre su
potencial y AVDD siempre se mantiene dentro de ± 300 mV.

Entrada analógica del canal C1. El rango de voltaje de entrada es controlada por el perno de RANGO en modo de
CH_C1 48 AI
hardware o C28 CR bits (RANGE_C) en modo de software.

Analog fuente de alimentación (4.5V a 5.5V). Disociar cada perno con un condensador de cerámica de 100nF AGND.
Use un 10mF condensador adicional a AGND cerca del dispositivo, pero sin poner en peligro la colocación de los
AGND 49 P
condensadores más pequeños. Pin 26 puede tener una fuente de energía específica si la diferencia entre su
potencial y AVDD siempre se mantiene dentro de ± 300 mV.

Analog fuente de alimentación (4.5V a 5.5V). Disociar cada perno con un condensador de cerámica de 100nF AGND.
Use un 10mF condensador adicional a AGND cerca del dispositivo, pero sin poner en peligro la colocación de los
AVDD 50 P
condensadores más pequeños. Pin 26 puede tener una fuente de energía específica si la diferencia entre su
potencial y AVDD siempre se mantiene dentro de ± 300 mV.

Referencia de tensión de entrada / salida (0,5 V a 3.025V). La referencia interna se activa a través de REFEN / pin
WR en el modo de hardware o C25 CR bits (REFEN) en modo de software. El valor de salida es controlada por el
REFIO 51 AIO
interior del CAD (bits CR C [09:00]). Conecte un desacoplamiento de cerámica 470nF
condensador entre este pin y el pin 52.

terreno analógico, conecte al plano de tierra analógica. Pin 25 puede tener un terreno dedicado si la diferencia
AGND 52 P
entre su potencial y AGND siempre se mantiene dentro de ± 300 mV.

terreno analógico, conecte al plano de tierra analógica. Pin 25 puede tener un terreno dedicado si la diferencia
AGND 53 P
entre su potencial y AGND siempre se mantiene dentro de ± 300 mV.
 Condensador de desacoplamiento de remisión de los canales de A. Conecte un desacoplamiento de cerámica 10mF
REFC_A 54 AI
condensador entre este pin y el pin 53.
terreno analógico, conecte al plano de tierra analógica. Pin 25 puede tener un terreno dedicado si la diferencia
AGND 55 P
entre su potencial y AGND siempre se mantiene dentro de ± 300 mV.
Condensador de desacoplamiento de remisión de los canales B. Conecte un desacoplamiento de cerámica 10mF
REFC_B 56 AI
condensador entre este pin y el pin 55.
terreno analógico, conecte al plano de tierra analógica. Pin 25 puede tener un terreno dedicado si la diferencia
AGND 57 P
entre su potencial y AGND siempre se mantiene dentro de ± 300 mV.
Condensador de desacoplamiento de remisión de los canales de C. Conecte una disociación de cerámica 10mF
REFC_C 58 AI
condensador entre este pin y el pin 57.
terreno analógico, conecte al plano de tierra analógica. Pin 25 puede tener un terreno dedicado si la diferencia
AGND 59 P
entre su potencial y AGND siempre se mantiene dentro de ± 300 mV.

Analog fuente de alimentación (4.5V a 5.5V). Disociar cada perno con un condensador de cerámica de 100nF AGND.
Use un 10mF condensador adicional a AGND cerca del dispositivo, pero sin poner en peligro la colocación de los
AVDD 60 P
condensadores más pequeños. Pin 26 puede tener una fuente de energía específica si la diferencia entre su
potencial y AVDD siempre se mantiene dentro de ± 300 mV.

Interfaz de modo de entrada de selección. Cuando baja, la interfaz de puerto paralelo se ha seleccionado. Al alta, la
PAR/SER 61 DI
interfaz en serie está habilitado.

Modo de selección de entrada.

Cuando baja, el modo de hardware se selecciona y parte las obras de acuerdo a la configuración de pines externos.
HW/SW 62 DI
Al alta, el modo de software es seleccionado en el cual el dispositivo está configurado por la escritura en el registro
de control.
Hardware modo (HW / SW = 0):
Referencia Interna permite la entrada. Hardware modo (HW / SW = 0):
Al alta, la referencia interna está activado Referencia Interna permite la entrada.
(los topes de referencia para estar Al alta, la referencia interna está activado (los topes de referencia
habilitado). Cuando baja, la referencia para estar habilitado). Cuando baja, la referencia interna está
interna está desactivado y una referencia desactivado y una referencia externa debe aplicarse a REFIO.
externa se aplica en REFIO.
REFEN/WR 63 DI
el modo de software (HW / SW = 1):
Escribe entrada.
La entrada de datos en paralelo se activa, el modo de software (HW / SW = 1): Conectar a BGND o BVDD.
cuando CS y WR son bajos. La referencia La referencia interna es activada por poco C25 CR (REFEN).
interna es permitido por la C25 poco CR
(REFEN).

15 bits de datos (MSB) de entrada / salida

DB15 64 DIO Conectar con BGND
La salida es "0" para el ADS8557 / 8