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Flip-flops : Cerrojo R-S, flip-flop J-K, y flip-flop D

Nombre: Héctor Manuel Sandoval Caro Fecha: 26/febrero/2021

Matrícula: 830114364

Objetivos
1. Estudiar la operación del cerrojo R-S implementado con compuertas NOR.
2. Estudiar la operación del cerrojo R-S implementado con compuertas NAND.
3. Familiarizarse con el uso del CI 74LS76, y comprobar su funcionamiento como un flip-flop J-K.
4. Familiarizarse con el uso del CI 7474, y comprobar su funcionamiento como un flip-flop D.

Equipo
Componentes

2 CI 7400
2 CI 7402
1 CI 74LS74A
1 CI 74LS76
2 Interruptores de botón normalmente cerrados
2 Interruptores de botón normalmente abiertos
Interruptores tipo DIP
2 LEDs

Instrumentos de medición

Fuente de poder regulada de 0 -

5V Generador de señales
Osciloscopio

Introducción
Hasta el momento, las prácticas realizadas se han enfocado en la operación de circuitos combinacionales
basados en compuertas lógicas. Recuerde que la salida de un circuito combinacional responde únicamente
a cambios en sus entradas, y que si estas son desconectadas, el estado actual de la salida no se
mantiene. En esta práctica se presentarán dispositivos capaces de mantener el estado de la salida
incluso si sus salidas son desconectadas. Dichos dispositivos son referidos como elementos de memoria.
Los elementos de memoria más populares, y el objeto de estudio de esta práctica, son los flip-flops.
Los circuitos con retroalimentación conocidos como cerrojos son la base de diseño para los flip-flops,
es por ello que se estudiará su comportamiento al inicio de la práctica.

Cerrojo R-S. El cerrojo R-S es la base de diseño para la mayorı́a de los flip-flops. Dos tipos de cerrojo
R-S serán estudiados en esta práctica: (1) Cerrojo R-S basado en compuertas NAND y (2) cerrojo
R-S basado en compuertas NOR. Los niveles de entrada a estos circuitos determinan el estado de su
salida. El cerrojo R-S no posee una entrada de reloj, por lo que se dice que opera asíncronamente.
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S
Q

Q
R
2 0 0 Q(t)
0
0 1 0
Figura 1: Cerrojo R-S implementado con compuertas NOR.

Flip-flop J-K. El flip-flop J-K elimina la condición prohibida presentada en el cerrojo R-S, y en su lugar se
presenta el estado de inversión de la salida. Normalmente, un flip-flop puede ser operado sı́ncronamente
dado que sus entradas J y K necesitan de un cambio en la entrada de reloj para provocar un cambio a
la salida Q. Un flip-flop J-K también puede ser operado ası́ncronamente mediante sus entradas C y P
. Cuando la entrada C es ’0’ lógico, la salida Q es forzada a ’0’ lógico sin esperar al cambio de la entrada
de reloj. De forma similar, cuando P es ’0’ lógico, el estado de Q cambiará inmediatamente a ’1’ lógico.
Observe que la condición P =’0’ y C =’0’ está prohibida.

Flip-flop D. El flip-flop D es un flip-flop J-K con un inversor entre las entradas J y K. Esto provoca que
el estado de la salida cambie junto con la única entrada sı́ncrona. Como el flip-flop J-K, el flip-flop D también
posee entradas C y P para su operación ası́ncrona.

Desarrollo
1. Cerrojo R-S basado en compuertas NOR. Estudie cuidadosamente y construya el circuito mostrado
en la Figura 1. Conecte un interruptor de botón normalmente abierto a la entrada R, y otro a
la entrada S del circuito. Despliegue el estado de las salidas Q y Q usando dos LEDs debidamente
polarizados. Antes de alimentar su circuito con la fuente regulada de voltaje, pida a su instructor
verificar su diseño.
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2. Encienda la fuente regulada de voltaje que alimenta a su circuito. Anote el estado de ambos LEDs:
Q = Apagado ; Q = Apagado .

Es imposible predecir el estado de un cerrojo cuando se enciende, por lo tanto, los valores que
usted anotó son aleatorios.
Limpie la salida Q presionando momentáneamente el botón conectado a la entrada R. Este paso
no tendrá ningún efecto en el circuito si la salida Q ya se encuentra en ’0’ lógico.

3. Presione momentáneamente el botón conectado a S, observe y anote el cambio en las salidas

del circuito: Q = Apagado ; Q = Encendido .

Note que el soltar el botón no hace que Q cambie de estado. ¿Porque sucede esto?
Porque mantiene el estado anterior por quedarse las 2 entradas en estado lógico “0” .
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Ahora pulse de nuevo el botón conectado a S. ¿Que efecto provocó en las salidas del
circuito?
El Led se mantiene encendido con valor 1, puesto que al combinarse las 2 compuertas
lógicas la única forma de apagar el led es presionando el botón de la entrada R, dependiendo
del valor de la entrada.

4. Pulse el botón conectado a R, y observe que Q vuelve a ser ’0’ y se mantiene en este estado
incluso tras haber soltado el botón.
5. Alterne el pulsar el botón conectado a S y R varias veces. Observe que las salidas siempre
se encuentran es estados opuestos.
6. Mantenga presionados al mismo tiempo los botones de S y R. Observe que ambas salidas se
encuen- tran en ’0’ lógico. Suelte los botones y observe el estado de las salidas. ¿Se mantienen
ambas en ’0’?
No, ya que la salida 𝐐 se encuentra en “1” lógico, ya que la única forma de apagar los 2
leds es poner las entradas en “1” lógico, lo que por defecto coloca las salida en “0” lógico.
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S
Q

2
Q 1 0 0
R
0

Figura 2: Cerrojo R-S implementado con compuertas NAND.

lógico? .
Ahora pulse simultaneamente ambos botones repetidamente y observe los efectos que esto
produce en las salidas. Si usted continua por un tiempo prolongado, probablemente llegará a observar
valores aleatorios a las salidas. Esto se debe a que la respuesta del circuito a esta condición de
entrada es impredecible.
7. Cerrojo R-S basado en compuertas NAND: Estudie cuidadosamente y construya el circuito mostrado
en la Figura 2. Conecte un interruptor de botón normalmente cerrado a la entrada R, y otro a
la entrada S del circuito. Despliegue el estado de las salidas Q y Q usando dos LEDs debidamente
polarizados. Antes de alimentar su circuito con la fuente regulada de voltaje, pida a su instructor
verificar su diseño.
8. Encienda la fuente regulada de voltaje que alimenta a su circuito. Pulse el botón conectado a S
y verifique que la salida Q cambia a ’1’ lógico y Q a ’0’ lógico. Ahora pulse el botón conectado a
R y observe que la salida del cerrojo es ’0’ lógico y se mantiene en este estado incluso después de
haber soltado el botón.
9. Alterne el pulsar el botón conectado a S y R varias veces. Observe que las salidas siempre
se encuentran es estados opuestos.
10. Pulse simultaneamente los botones conectados a R y S y observe los cambios producidos en
las salidas.
11. Flip-flop J-K – CI 74LS76: Obtenga y estudie la hoja de especificaciones del CI 74LS76. Observe
que la entrada correspondiente al reloj se caracteriza por una pequeña punta de flecha dentro del
bloque que representa el CI. También observe que existe una burbuja a la entrada del reloj. La
pequeña punta de flecha indica que el circuito es sensitivo solo a las transiciones del reloj, y la
burbuja indica inversión. Por lo tanto, el CI 74LS76 es un dispositivo con captura en el flanco
negativo del reloj. Dibuje la distribución de patillas del 74LS76:

Monte el 74LS76 en su tablilla de prototipos y realice las siguientes conexiones:

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a) Conecte la patilla 5 (Vcc) y 2 (P ) a +5V, y la patilla 13 a GND.

b) Conecte dos interruptores tipo DIP a las patillas 16 (K) y 4 (J ).
c) Conecte un interruptor de botón normalmente abierto a la patilla 1 (Clk o Reloj).
d) ) Conecte un interruptor de botón normalmente cerrado a la patilla 3 (C).
e) Conecte dos LEDs debidamente polarizados a las patillas 15 (Q) y 14 (Q).
Encienda la fuente regulada de voltaje que alimenta a su circuito y observe el estado de las salidas
Q y Q. Si Q =’1’, pulse momentáneamente el botón conectado a C. Observe que esta entrada es
activa en bajo, y limpia el flip-flop inmediatamente sin necesidad de esperar por el cambio de la
señal de reloj.
12. Operación sı́ncrona del 74LS76: En este paso, usted observará que las entradas J y K pueden
ser usadas para cambiar el estado de la salida del flip-flop. También observará que para que
estas entradas afecten el estado de la salida, se deberá aplicar un pulso en la entrada del reloj.
Por esta razón, las entradas J , K, y Clk son llamadas entradas sı́ncronas. Realice los siguientes
pasos para comprobar lo anteriormente expuesto:
a) Cambie el estado de los interruptores conectados a J y K. Observe que la salida Q permanece
sin cambios.
b) Cierre los interruptores conectados a J y K, y aplique un pulso de transición positiva a Clk,
presionando el botón conectado a la patilla 1. ¿Que es lo que ocurre con la salida Q?
Q = 0.
c) Repita el inciso 12b usando un pulso de transición negativa. Este pulso se genera al soltar
el botón conectado a Clk. ¿Que le ocurre a la salida Q? Q=1 . Esto prueba que el flip-
flop solo responde a transiciones negativas. Aplique algunos pulsos adicionales a la entrada
de reloj. Anote sus observaciones.
d) ) Si Q =’0’, pulse el botón conectado a Clk para obtener Q =’1’. Abra los dos interruptores
conectados a J y K, y observe que Q permanece en el mismo estado. Pulse el botón
conectado a Clk. ¿Que le ocurre a Q? Q=0.
e) Cierre el interruptor asociado a K y observe que Q mantiene su estado. Pulse el botón conectado
a Clk. ¿Que le ocurre a Q? Q se mantiene.
Aplique pulsos adicionales a la entrada Clk, y observe que Q permanece en ’0’ lógico.
f ) Cambie J a ’1’ y después a ’0’, y observe que Q no cambia. Pulse el botón conectado a
Clk. Deberá observar que Q permanece en ’0’. Esto prueba que el estado de las entradas
J y K presentes al momento de la transición del reloj son los que afectan la salida del flip-flop.
g ) Abra el interruptor conectado a K y cierre el que esta conectado a J . Observe que Q no cambia.
Aplique un pulso de reloj y observe que Q cambia a ’1’. Aplique pulsos adicionales a la entrada
de reloj. ¿Que le sucede a Q? No cambia.
13. Remplace el interruptor de botón de la entrada de reloj con la salida del generador de señales.
Configure el generador de señales para obtener un pulso cuadrado de 1 MHz (o la frecuencia
más cercana). Conecte el osciloscopio para observar la señal de reloj y la salida Q. Dibuje las
formas de onda desplegadas en el osciloscopio en el espacio provisto en la Figura 3.
Verifique que el flip-flop cambia de estado solo en las transiciones negativas. ¿Cual es la frecuencia
de la forma de onda en Q? La frecuencia de Q es la doble que la del pulso.
14. Operación ası́ncrona del CI 74LS76: Las entradas P y C son entradas ası́ncronas que operan indepen-
dientemente de las entradas s´ıncronas (J , K, y Clk). Estas entradas son frecuentemente etiquetadas
como P RE y CLR. Estos acrónimos vienen del inglés Preset y Clear. La barra superior indica que
estas entradas son activas en bajo. Las entradas as´ıncronas tienen prioridad sobre las entradas
s´ıncro- nas. Verifique lo anterior manteniendo presionado el botón conectado a la entrada C y
observando
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Reloj
Amplitud (V)

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

Tiempo (µs)
Q
Amplitud (V)

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15

Tiempo (µs)

Figura 3: Diagrama de tiempos para flip-flop J-K

que las salida del flip-flop deja de conmutar aunque se sigan aplicando pulsos de reloj. La salida
Q permanecerá en ’0’ lógico hasta el primer pulso de reloj emitido justo después de haber liberado
el botón conectado a la entrada C.
15. Desconecte el cable que va de Vcc a una de las terminales del interruptor de botón conectado a
P , momentaneamente conecte este cable a GND. Usted deberá observar que la salida del flip-flop
deja de conmutar y permanece en ’1’ lógico mientras P permanezca en ’0’ lógico.
16. Flip-flop D – CI 74LS74A: Obtenga la hoja de especificaciones del CI 74LS74A y dibuje su diagrama
de distribución de patillas.

El CI 74LS74A tiene dos flip-flops tipo D independientes con captura en el flanco-positivo del reloj,
y entradas independientes de reloj Clk, preset P y restablecimiento C.
Monte el CI 74LS74A en su tablilla de prototipos, y realice las siguientes conexiones en uno de
los flip-flops:

a) Conecte las patillas 14 (Vcc) y 4 (S) a +5V, y la patilla 7 (GND) a tierra.

b) Conecte un interruptor del conjunto DIP a la patilla 2 (D).
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c) Conecte un interruptor de botón normalmente cerrado a la patilla 3 (Clk), y otro a la patilla

1 (C).
d) ) Conecte LEDs debidamente polarizados a las patillas 5 (Q) y 6 (Q).
17. Operación ası́ncrona del 74LS74A: Alimente su circuito con la fuente de voltaje regulada y observe
el estado de la salida Q. Note que esta salida no cambia cuando conmuta el estado de la entrada
D. Esto se debe a que la entrada D es s´ıncrona y opera solo en los cambios de la entrada de
reloj. Ponga la salida Q a ’0’ lógico pulsando el botón conectado a C. Cambie el valor de la
entrada D a ’1’ lógico, y aplique una transición negativa en la entrada del reloj. La transición
negativa en la entrada del reloj se genera manteniendo presionado el botón conectado a Clk. ¿Que
es lo que sucede con Q? Se mantiene en 0.
Ahora aplique una transición positiva liberando el botón conectado a Clk. Anote sus observaciones:
Cambia a 1.
Esto prueba que el flip-flop solo responde a transiciones positivas de la entrada de reloj.
Cambie el estado de la entrada D a ’0’ lógico y pulse el botón conectado a Clk. Esto deberá
cambiar el estado de la salida Q a ’0’ lógico.
18. Operación ası́ncrona del CI 74LS74A: Verifique lo siguiente para ambas entradas P y C:
a) Las entradas son activas en bajo y no requieren de un pulso de reloj para cambiar el estado
de las salidas.
b) Las entradas asíncronas tienen prioridad sobre las entradas s´ıncronas.
19. Repaso: Aquí concluye esta práctica. Para probar su entendimiento de los conceptos demostrados en
esta práctica, complete las siguientes preguntas:
a) Las salida Q de la implementación del cerrojo R-S con compuertas NAND puede cambiar de ’0’
a ’1’ solo cuando S = 0 y R = 1 ; la misma salida pero en la implementación con compuertas
NOR puede cambiar de ’0’ a ’1’ solo cuando S = 0 y R = 1 .
b) La condición para mandar la salida Q a ’0’, para el circuito de la Figura 2, es que S = 1 y R =0.
La misma condición para el circuito de la Figura 1 se cumple cuando S = 0 y R = 1 .
c) Las entradas J y K en un CI 74LS76 afectan las salidas Q y Q en el negativo del reloj.
d) ) Las entradas C y P en un CI 74LS76 son entradas activas y son dependientes de la entrada
de reloj.
e) La entrada D en un CI 74LS74A es transferida a la salida Q en el posi ti vo de reloj.