Taller de Diseño

Carlos Dayan Sánchez Nieto

Eyberth Rojas

.
Grupo:5

Universidad del Magdalena

15/09/19
3) Mediante dos bombas (m1 y m2) se controla el nivel de un depósito. El depósito
tiene dos boyas (b1 y b2). Cuando el nivel está por debajo de la boya el contacto
correspondiente está abierto (Cero Lógico). Las bombas sacan agua de dos
pozos. Si no hay agua en el pozo la bomba no funciona. Para controlar esto, cada
pozo lleva un sensor (n1,n2).
El sistema funciona de la siguiente forma:
• Si el nivel del depósito supera la boya b1, las bombas están paradas.
• Si el nivel del depósito está entre la boya b1 y la b2, funciona la bomba m1, si
hay agua suficiente en el pozo 1. Si no hay agua en el pozo 1 pero la hay en el 2,
funciona la bomba m2.
• Si el nivel del depósito está por debajo de la boya b2, se activa la bomba m2,
además de la m1.
Desarrollo
B1 B2 N1 N2 M1 M2
0 0 0 0 0 0
0 0 0 1 0 1
0 0 1 0 1 0
0 0 1 1 1 1
0 1 0 0 0 0
0 1 0 1 0 1
0 1 1 0 1 0
0 1 1 1 1 0
1 0 0 0 0 0
1 0 0 1 0 0
1 0 1 0 0 0
1 0 1 1 0 0
1 1 0 0 0 0
1 1 0 1 0 0
1 1 1 0 0 0
1 1 1 1 0 0

Ahora hacemos mapa de Karnaugh

N1N2\B1B2 N1N2\B1B2
00 01 11 10 00 01 11 10
00 0 0 0 0 00
0 0 0 0
01 0 0 0 0 01 1 1 0 0
1 1 0 0 1 0 0 0
11 11
1 1 0 0 0 0 0 0
10 10

X=N1B1 X= N1N2B1 + N2B1B2

4) Preguntas de selección múltiple única respuesta.

a) ¿Cuántos bits de selección tiene un multiplexor de 260 canales?

• 7 bits.
• 8 bits
• 9 bits.
• 10 bits.
b) Si un decodificador de 4 líneas a 16 con salidas activas a nivel bajo muestra
un nivel bajo en la salida decimal 11 ¿Cuáles son sus entradas?
• 1010
• 1011
• 1100
• 0100
c) Los selectores de datos son:
• Decodificadores
• Demultiplexores
• Multiplexores
• Codificadores
d) El número -60 representado en complemento a dos (7 bits) es:
• 1000011
• 1111100
• 1011100
• 1000100
• Ninguna de las anteriores.

Desarrollo #4
a) 9 bits
b)
c) Multiplexores
d) 1000100
Desarrollo #5
library IEEE;
2. use IEEE.STD_LOGIC_1164.ALL;
3.
4. entity visualizacion is
5. Port ( a : in STD_LOGIC_VECTOR (2 downto 0);
6. b : in STD_LOGIC_VECTOR (2 downto 0);
7. selx : in STD_LOGIC;
8. dout : out STD_LOGIC_VECTOR (6 downto 0);
9. dig : out STD_LOGIC_VECTOR (1 downto 0));
10. end visualizacion;

11. architecture Behavioral of visualizacion is

12. COMPONENT sumador
13. PORT(
14. D0 : IN std_logic_vector(2 downto 0);
15. D1 : IN std_logic_vector(2 downto 0);
16. a1 : OUT std_logic_vector(3 downto 0);
17. a2 : OUT std_logic_vector(3 downto 0)
18. );
19. END COMPONENT;
20. COMPONENT MUX2_1
21. PORT(
22. D0 : IN std_logic_vector(3 downto 0);
23. D1 : IN std_logic_vector(3 downto 0);
24. SEL : IN std_logic;
25. s : OUT std_logic_vector(3 downto 0)
26. );
27. END COMPONENT;
28. COMPONENT DEC_BCD_7SEG
29. PORT(
30. n : IN std_logic_vector(3 downto 0);
31. seg : OUT std_logic_vector(6 downto 0)
32. );
33. END COMPONENT;
34. COMPONENT DEC2_1
35. PORT(
36. din : IN std_logic;
37. sal : OUT std_logic_vector(1 downto 0)
38. );
39. END COMPONENT;
40. signal sa1: std_logic_vector( __ downto 0);
41. signal sa2: std_logic_vector( __ downto 0);
42. signal ss: std_logic_vector(__ downto 0);
43. begin
44. Inst_sumador: sumador PORT MAP(
45. D0 => ____,
46. D1 => ____,
47. a1 => ____,
48. a2 => ____
49. );
50. Inst_MUX2_1: MUX2_1 PORT MAP(
51. D0 => _____,
52. D1 => _____,
53. SEL => _____,
54. s => _____
55. );
56. Inst_DEC_BCD_7SEG: DEC_BCD_7SEG PORT MAP(
57. n => _____,
58. seg => _____
59. );
60. Inst_DEC2_1: DEC2_1 PORT MAP(
61. din => ____,
62. sal => ____
63. );
64. end Behavioral;