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Chips defectuosos n= 50

Muestra Di pi UCL CL LCL LCL (0)


1 3 0.06 8.62 3.44 -1.74 0
2 5 0.1 8.62 3.44 -1.74 0
3 5 0.1 8.62 3.44 -1.74 0
4 1 0.02 8.62 3.44 -1.74 0
5 10 0.2 8.62 3.44 -1.74 0
6 4 0.08 8.62 3.44 -1.74 0
7 2 0.04 8.62 3.44 -1.74 0
8 5 0.1 8.62 3.44 -1.74 0
9 6 0.12 8.62 3.44 -1.74 0
10 4 0.08 8.62 3.44 -1.74 0
11 1 0.02 8.62 3.44 -1.74 0
12 0 0.00 8.62 3.44 -1.74 0
13 4 0.08 8.62 3.44 -1.74 0
14 6 0.12 8.62 3.44 -1.74 0
15 2 0.04 8.62 3.44 -1.74 0
16 2 0.04 8.62 3.44 -1.74 0
17 3 0.06 8.62 3.44 -1.74 0
18 4 0.08 8.62 3.44 -1.74 0
19 2 0.04 8.62 3.44 -1.74 0
20 4 0.08 8.62 3.44 -1.74 0
21 2 0.04 8.62 3.44 -1.74 0
22 3 0.06 8.62 3.44 -1.74 0
23 1 0.02 8.62 3.44 -1.74 0
24 2 0.04 8.62 3.44 -1.74 0
25 5 0.1 8.62 3.44 -1.74 0
0.0688
Carta de control np para proceso de inspección de chips defectuosos
12

10

0
1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 2

Di UCL CL 0 LCL (0)

El proceso de producción en su gran mayoría está controlado, sin embargo se puede ver un pico que sobresale d
límites máximos de piezas defectuosas de lo que el proceso considera normal.
chips defectuosos

18 19 20 21 22 23 24 25

(0)

ede ver un pico que sobresale de los


considera normal.

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