I Docente: ing. maritza cabana c. Alumno: Anaya flores Gilton Ciclo: V Escuela : Ingenieria de Telecomunicaciones
LIMA- PERU 2020
EJERCICIO
1. Realizar con VHDL el siguiente mux.
ACTIVIDAD 1. Realizar de forma concurrente el ejercicio 1. 2. Diseñar en VHDL, un multiplexor de 6 entradas (Eo E1….E5)y una salida F. Con 2 variables de selección S1,S0. 3. Diseñar un multiplexor de 8 entradas en la que cada entrada es un vector de 3 bits.