Arquitectura de Computadores y

Arquitectura de Computadores y Laboratorio (2020-1)

Laboratorio
Clase 10: Componentes combinacionales Pt. 2

Departamento de Ingeniería de Sistemas

2020-1
 Componentes aritméticos
▶ Semi-sumador de 1 bit (Half adder, HA)
Arquitectura de Computadores y Laboratorio (2020-1)

● Es el circuito combinacional que realiza la suma de dos dígitos binarios generando el resultado y un acarreo de salida

▶ Ej: Diseñe el semi-sumador de 1 bit

A B S C

0 0 0 0

0 1 1 0

1 0 1 0

1 1 0 1

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 Componentes aritméticos
▶ Semi-sumador de 1 bit (Half adder, HA)
Arquitectura de Computadores y Laboratorio (2020-1)

● Es el circuito combinacional que realiza la suma de dos dígitos binarios generando el resultado y un acarreo de salida

▶ Ej: Diseñe el semi-sumador de 1 bit

A B S C S(A,B) = A’B + AB’ = A ⊕ B

0 0 0 0 C(A,B) = AB
0 1 1 0

1 0 1 0

1 1 0 1

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 Componentes aritméticos
▶ Sumador completo de 1 bit (Full adder, FA)
Arquitectura de Computadores y Laboratorio (2020-1)

● Es el circuito combinacional que realiza la suma de tres bits de entrada (dos sumandos y un acarreo de entrada) generando el
resultado y un acarreo de salida

▶ Ej: Diseñe el sumador completo de 1 bit

A B Cin S Cout S(A,B,Cin) = A’B’Cin + A’BCin’ + AB’Cin’ + ABCin= A ⊕ B ⊕ Cin

0 0 0 0 0 Cout(A,B,Cin) = AB + ACin + BCin = AB + Cin(A ⊕ B)

0 0 1 1 0

0 1 0 1 0

0 1 1 0 1

1 0 0 1 0

1 0 1 0 1

1 1 0 0 1

1 1 1 1 1

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 Componentes aritméticos
▶ Sumador con propagación de acarreo (Ripple Carry Adder)
Arquitectura de Computadores y Laboratorio (2020-1)

▶ Supongamos que debemos diseñar un sumador de 4 bits con acarreo de entrada que produce también un acarreo
de salida
● Tabla de verdad con 29 = 512 entradas y 5 salidas

▶ Recurrimos al poder del diseño jerárquico y la reutilización de componentes para hacer manejable la complejidad

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 Componentes aritméticos
▶ Sumador con propagación de acarreo de 4 bits
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C3 C2 C1 C0

X3 X2 X1 X0 +

Y3 Y2 Y1 Y0

C4 S3 S2 S1 S0

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 Componentes aritméticos
▶ Sumador/restador de 1 bit
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● Como lo vimos antes, la resta puede calcularse como la suma del minuendo y el complemento a 2 del sustraendo
■ Por lo tanto, podemos usar el sumador completo de 1 bit para implementar el sumador/restador de 1 bit
● El complemento a 2 se calcula complementando bit a bit el sustraendo y luego sumando uno

S Función Descripción

0 A+B Suma

1 A + B’ + 1 Resta

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 Componentes aritméticos
▶ Sumador/restador de 4 bits
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 Componentes aritméticos
▶ Multiplicador de números enteros positivos de 2 bits usando semi-sumadores y compuertas AND
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● Multiplicando: B1B0
● Multiplicador: A1A0

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 Componentes aritméticos
▶ Multiplicador de números enteros positivos de 2 bits usando semi-sumadores y compuertas AND
Arquitectura de Computadores y Laboratorio (2020-1)

● Multiplicando: B1B0
● Multiplicador: A1A0

B1 B0 ×

A1 A0

A0B1 A0B0

A1B1 A1B0

C3 C2 C1 C0

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 Componentes aritméticos
▶ Multiplicador de números enteros positivos de 3 bits usando sumadores completos de 1 bit
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● Multiplicando: B2B1B0
● Multiplicador: A2A1A0

B2 B1 B0 ×

A2 A1 A0

A0B2 A0B1 A0B0

A1B2 A1B1 A1B0

A2B2 A2B1 A2B0

C5 C4 C3 C2 C1 C0

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 Componentes aritméticos
▶ Multiplicador de números enteros positivos de 3 bits usando sumadores completos de 1 bit
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● Multiplicando: B2B1B0
● Multiplicador: A2A1A0

B2 B1 B0 ×

A2 A1 A0 Use esta implementación

en Logisim Evolution para
A0B2 A0B1 A0B0
verificar el comportamiento
A1B2 A1B1 A1B0 del multiplicador

P4 P3 P2 P1 P0
A2B2 A2B1 A2B0

C5 C4 C3 C2 C1 C0

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 Procedimiento de diseño de un sistema combinacional
1. A partir de las especificaciones del circuito, determinar el número necesario de entradas y salidas (asignando
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nombres a cada una de ellas)

2. Construir la tabla de verdad que defina las relaciones entre las entradas y las salidas
3. Obtener las expresiones Booleanas simplificadas para cada salida como función de las entradas
4. Dibujar el esquemático del circuito
5. Verificar el diseño

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 Ejercicio de diseño
▶ Diseñe un comparador de números enteros de 3 bits que pueda calcular:
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● Greater than (GT) = 1 cuando a2a1a0 > b2b1b0

● Less than (LT) = 1 cuando a2a1a0 < b2b1b0
● Equal to (EQ) = 1 cuando a2a1a0 = b2b1b0

▶ Realice diseños para los siguientes casos:

● Los números binarios representan enteros positivos
● Los números binarios representan números enteros con signo expresados en complemento a dos

▶ Material de ayuda:
● Tabla de verdad

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 Ejercicio de diseño
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Para números binarios como

complemento a dos:

GT(a2, a1, a0, b2, b1, b0) =

∑(4, 5, 6, 7, 8, 12, 13, 14, 15, 16,
17, 20, 21, 22, 23, 24, 25, 26, 28,
29, 30, 31, 44, 52, 53, 60,61, 62)

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 Ejercicio de diseño Otra forma de ver el mapa para extraer los implicante primos (Sugerencia de
Kadyha Paz)
Arquitectura de Computadores y Laboratorio (2020-1)

Para números binarios como

complemento a dos:

GT(a2, a1, a0, b2, b1, b0) =

∑(4, 5, 6, 7, 8, 12, 13, 14, 15, 16,
17, 20, 21, 22, 23, 24, 25, 26, 28,
29, 30, 31, 44, 52, 53, 60,61, 62)

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 Ejercicio de diseño
▶ Para números binarios como números enteros con signo expresados en complemento a dos:
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GT(a2, a1, a0, b2, b1, b0) = a2’ b2 + a2’ a0 b1’ b0’ + a2’ a1 b1’ + a1 b2 b1’ + a2’ a1 a0 b0’ + a0 b2 b1’ b0’ + a1 a0 b2 b0’

▶ Como ejercicio, implemente las funciones restantes

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 Ejercicio de diseño
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Para números binarios como

enteros positivos:

GT(a2, a1, a0, b2, b1, b0) =

∑(8, 16, 17, 24, 25, 26, 32, 33, 34,
35, 40, 41, 42, 43, 44, 48, 49, 50,
51, 52, 53, 56,57, 58, 59, 60, 61, 62)

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 Ejercicio de diseño
▶ Para números binarios como enteros positivos
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GT(a2, a1, a0, b2, b1, b0) = a0 b2’ b1’ b0 + a1 b2’ b1’ + a1 a0 b2’ b0’ + a2 b2’ + a2 a0 b1’ b0’ + a2 a1 b1’ + a2 a1 a0 b0’

▶ Como ejercicio, implemente las funciones restantes

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 Actividades recomendadas
▶ Leer sobre:
Arquitectura de Computadores y Laboratorio (2020-1)

● Componentes digitales secuenciales (Latches, Flip-flops)

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 Bibliografía
▶ Logic and Computer Fundamentals, M. Mano and C. Kime, Prentice-Hall
Arquitectura de Computadores y Laboratorio (2020-1)

▶ Principles of Digital Design, D. Gajski. Prentice-Hall

▶ Contemporary Logic Design, R. Katz and G. Borriello, 2nd Ed. Pearson education
▶ Computer Organization and Design, D. Patterson and. J. Hennessy, Morgan Kaufmann
▶ Cualquier libro de sistemas digitales que cubra los temas vistos

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